RapidIO高速串行总线的信号完整性仿真

采用最先进的3D电磁场仿真软件对RapidIO高速串行总线进行了板级信号完整性仿真,在前仿真中对关心的设计参数进行了有效评估,形成了可信赖的指导数据;后仿真对实际设计数据进行了验证,修正了不理想的设计参数。仿真手段彻底改变了依靠经验和反复试验的设计方法,成为高速串行传输技术中不可或缺的设计手段。     

基于VPX架构基础平台背板信号完整性设计

VPX架构基于VME总线技术发展而来,是由VITA协会推出和维护的国际标准总线架构.从板材选型、叠层结构、关键信号线及PCB工艺等各方面进行分析设计,提出VPX机箱背板PCB信号完整性设计方案.     

RapidIO高速串行总线的信号完整性测试

介绍了高速串行总线信号完整性测试的关键概念,主要包括抖动及分离、眼图、误码评估和码间干扰、测试误差控制等,结合实际RapidIO串行系统应用给出了测试结果,并采用抖动谱等方法对相关指标进行了详细分析。     

高速背板互连信号完整性高级测量技术

高速背板互连设计挑战如今的电信系统、数据通信系统、复杂计算机系统等都依赖于高速串行数据传输,而前沿数字设计师们往往将系统能够达到的性能极限施压于铜材。随着超过1Gbps的串行链路的增多,信号完整性问题开始暴露出来,针对这类高速通道的物理层进行信号完整性优化,会收到惊人的效果。如果采用合适的设计工具和设计方法,我们就能清楚地了解信号传输的基本原理。为了打破兆兆位的界限,网络交换机和     

高速电路信号完整性的测试方法及分析

在高速数字系统设计中,信号完整性问题是必须慎重考虑的问题.该文就1Gbps以上的高速信号,对其信号完整性的测试方法进行了详细论述,包括TDR阻抗测试、眼图测试和串扰测试等.运用这些方法,给出了一个3.125Gbps背板的实际测试结果,并针对两种不同的测试设备进行了对比分析.     

关于高速PCB中多路串行RapidIO应用分析

随着新的高速芯片的应用,信号的工作频率越来越高,怎样在高速PCB中保证信号完整性设计已经成为工程设计人员必须考虑的问题.本文介绍了信号完整性基本理论,对多路串行RapidIO应用进行了信号完整性分析,重点讨论了如何在高速PCB设计中布局、布线,保证多路串行RapidIO在传输过程中的阻抗匹配及抗干扰性.     

一种高速背板用高密度数据传输连接器设计

本文从理论设计、仿真分析和产品测试三个方面对一种高速背板用高密度数据传输连接器进行了分析设计。通过对连接器差分信号的特征阻抗、串扰、插入损耗等参数的分析,对连接器的插针接触件、PCB传输线和介质体进行了设计。此外,采用电磁场与电路联合仿真的分析方法,从时域、频域和数据域三个方面对所设计的连接器进行了仿真分析。最后,通过测试夹具对所设计的连接器进行了信号完整性测试,测试结果表明：连接器具有良好在高速传输性能,在高速传输通信系统中具有良好的应用前景。     

一种高速大容量背板的设计与实现

背板是通信设备的要求.采用传统的板卡平行连接结构的背板,要继续增加带宽已经非常困难,从而成为制约系统容量的一个瓶颈.本文给出了一种采用前后交叉连接结构的高速大容量背板的具体设计实现,在保证信号完整性前提下大大降低了设计难度,其总带宽达到1Tb/s.     

基于RapidIO协议的高速数据互联模块设计

RapidIO技术是目前世界上第一个、也是惟一的嵌入式系统互连国际标准,可以简单、高效、可靠地实现从单板到全系统的互连,在高性能数字信号处理系统中得到广泛的应用。介绍了基于RapidIO协议的高速数据互联模块的设计方案、高速数据传输设计中的难点、以及模块的信号完整性分析。该模块现已在雷达信号处理系统中得到应用验证,各项性能指标均能够满足应用需求,实现了可靠稳定的高速数据传输。     

通讯背板设计

本文从背板介绍、背板设计理论、背板设计考虑因数、背板的测试验证四个方面介绍了通讯背板设计,并穿插一些作者多年的背板设计经验于文章当中。     

适合背板信号传输的连续时间均衡器

介绍了一种适用于背板信号传输的连续时间均衡器(EQ),给出了电路的增益表达式。该电路数据传输速率可达到1.25Gb/s。采用0.18μm CMOS工艺对电路进行仿真,结果表明,电路自举因子为6dB和12dB,分别支持50mm和100mm的FR4背板信号传输。     

基于CJTAG的互联信号完整性测试

随着IP核在片上系统中的大量使用,IP核间的互连总线大量增加,引发信号完整性问题,同时传统的串型扫描拓扑结构,已不能满足测试系统发展所要求的任务,IEEE 1149.7标准提出了包含支持3种拓扑结构的TAP.7接口规范。文中提出了基于CJTAG互联信号完整性测试方法,重点对此TAP.7接口转换器进行了设计,通过系统级测试具有良好的应用前景。     

北斗信号区域完好性监测方法设计与实现

随着北斗导航系统的广泛推广和应用,其系统完好性问题也逐渐走到我们的视野里, 如何保证北斗卫星的完好性则成为当前北斗系统亟待解决的问题。本文以卫星导航系统的完好性检测为背景,以北斗系统作为研究对象和平台,设计了针对北斗导航系统接收机的加权最小二乘的 RAIM 监测算法,并且通过已有的完好性检测设备采集数据进行算法验证,证明了该软件算法的准确性。     

IBIS建模和PCB信号完整性分析

随着数字系统中时钟频率的提高,PCB上的信号完整性也日益成为设计过程中不可忽略的问题.文中通过阐述IBIS模型的建立和PCB板上信号完整性的分析,介绍了一种必要的基于IBIS模型建立的信号完整性仿真及分析方法,例举了时钟网络设计的反射仿真结果对比.     

数字信号处理模块中的串行RapidIO设计

RapidIO互连构架是一种基于可靠性的开放式标准,可应用于连接多处理器、存储器和通用计算机平台.本文基于集成双核处理器MPC8641D和FPGA芯片XC5VSX240T的数字信号处理平台,进行了串行RapidIO(SRIO)技术的开发.文中给出了SRIO互连架构的硬件设计方案以及MPC8641D中SRIO数据通信软件...     

一种分析高速时钟网络信号完整性的有效方法

本文基于有耗传输线模型,运用等效源理论首次分析了工作在GHz频率时时钟树电路互连系统对传输信号完整性的影响,对时钟树的'T’型结构引入三端口网络,计算结果表明这是一种有效的分析时钟树电路信号完整性的方法.