ARP交织器在Turbo码全并行译码算法中的应用研究

Turbo码全并行译码(FPTD)算法大幅度提高了Turbo码的译码吞吐量,但是其性能依然受限于码率和二次项置换多项式(QPP)交织器的使用.针对这一问题,将近似正则置换(ARP)交织器应用到Turbo码FPTD算法中,利用ARP交织器随码率变化的灵活性,进一步改善算法的性能.仿真结果表明,使用ARP交织器的FPTD算法能够适应更灵活的码率,获得了性能的提高.     

QPP交织器在深空测控的应用研究

讨论有限域上置换多项式(PP)基本原理,将其中简单的二次置换多项式(QPP)应用在Turbo码的交织器中,给出满足置换条件且性能较优的交织器系数的搜索量度,同时给出相应二次逆置换多项式(QIPP)的计算方法。比较了QPP交织器与其他几种确定型交织器的性能。针对深空测控的实际要求,给出一种具体的Turbo码编译码方案。仿真结果表明:该方案能够达到设计要求,且易于工程实现。     

帧长可配置QPP交织器的FPGA设计

针对传统固定交织器灵活性和适应性差的特点,在LTE标准下,提出了一种基于FPGA的可变帧长QPP交织器的硬件实现方案.采用"自上而下"的设计思想和"自下而上"的实现流程相结合的方法,根据FPGA自身特点,将QPP交织算法巧妙地转化为硬件语言进行描述,对特定功能模块进行优化设计后调试统一.将设计的交织器应用于Turbo码编译码器中,下载配置到Xilinx公司的Virtex-2 Pro系列芯片,依据信道环境修改编码码长,使译码性能与时延达到最佳平衡,具有很好的移植性和通用性.     

Turbo码中基4并行QPP交织器算法研究

为了最小化相邻比特之间的相关性,在Turbo编码过程中引入交织器.QPP交织器作为无竞争交织器,结构灵活,性能优良,然而计算过程比较复杂,增加了硬件电路的设计难度.为了解决这个问题,本文提出了一种简化的4路并行基4交织器算法.将交织地址的计算简化为递推计算,并进一步推导了4路并行基4条件下交织器设计,设计了一种单入多出...     

随机交织器的设计与实现

本文首先分析了随机交织器在Ｔｕｒｂｏ码中的重要作用。然后讨论了交织器长度的选择原则,并且对ＡＷＧＮ信道和Ｒａｙｌｅｉｇｎ衰落信道条件下交织深度对Ｔｕｒｂｏ码性能的影响进行了计算机模拟。在此基础上,给出了随机交织器的两种硬件电路实现方案,其中方案二便于ＡＳＩＣ实现。     

基于3GPP交织器的可变码长Turbo码并行交织器设计

高速Turbo译码器实现中交织器的设计是一个非常重要的问题。在没有任何性能损失的情况下设计无内存访问冲突、高并行度的交织器已有多种方法，但是它们不能够根据码长参数的变化实时产生，这限制了译码器设计的灵活性。现提出了一种基于3GPP中可变码长交织器的并行交织器，其最大的优点就是可以实时产生。并且通过计算机仿真给出了这种交织器的性能，并与3GPP标准中的交织器做了性能比较。     

Turbo编译器中交织器的选择

本文探讨了Ｔｕｒｂｏ编译码器中交织器的选择问题,首先从Ｔｕｒｂｏ码的并行级联编码九基于最大后验概率（ＭＡＰ）算法的迭代译码原理出发分析了交织器对Ｔｕｒｂｏ码的纠错性能的巨大影响,然后总结了Ｔｕｒｂｏ码中交织器设计的一些基本埋头工作春各自特点,最后给出了Ｔｕｒｂｏ码中有关交织器的实用性结论。     

基于FPGA的Turbo译码交织器设计

介绍了一种Turbo译码交织器的现场可编程门阵列（Field Programmable Gate Array，FPGA）硬件实现方案，将交织算法的软件编程和FPGA内部的硬件存储块相结合，有效地降低了译码器的硬件实现复杂度，减小了译码延时，并且给出了具体的译码器内交织器FPGA实现原理框图。     

Turbo编译码器中交织器的选择

本文探讨了Turbo编译码器中交织器的选择问题。首先从Turbo码的并行级联编码方案和基于最大后验概率(MAP)算法的迭代译码原理出发分析了交织器对Turbo码的纠错性能的巨大影响,然后总结了Turbo码中交织器设计的一些基本方法并分析其各自特点,最后给出了Turbo码中有关交织器的实用性结论。     

Turbo码中交织器的性能及应用

本文主要介绍了与交织有关的基础理论知识,对交织器的性能参数及交织器的分类进行定义与分析,并给出一系列的数学描述.     

短帧Turbo码交织器的设计

本文给出一种分组交织器与最佳周期交织器相结合对数据进行交织的方案，可应用在短帧Turbo码交织器的设计中。通过对这种交织器的性能进行计算机模拟，本文得出在短帧Turbo码中该交织器的性能优于伪随机交织器和一般的分组交织器的性能。     

高速并行Turbo译码中的交织器技术研究

为了适应高速率通信系统的发展要求,Turbo码可采用并行译码的结构方式来降低时延.然而在并行Turbo码译码中,交织器的随机特性可能会导致多个数据同时写入同一个存储器,这就造成了存储器的访问冲突.如何设计出无冲突交织器是并行Turbo译码器的设计难点.文中对当前国内外的并行Turbo译码无冲突交织器设计方案进行了综述,对几种新的交织器分析研究.     

基于无冲突多项式交织器的高速并行Turbo解码器

提出了基于高次多项式无冲突交织器的Turbo码并行解码的优化实现方法,解码器采用MAX-Log-MAP算法,完成了从Matlab算法设计验证到RTL设计、FPGA验证,并在LTE无线通信链路中验证.设计的Turbo并行高速解码器半次迭代的效率为6.9 bit/cycle,在最高迭代为5.5次、时钟频率为309MHz下,达到207Mb/s的吞吐率,满足高速无线通信系统的要求,交织和解交织采用存储器映射方法.该设计节约了计算电路和存储量.     

一种新型交织器的设计

在简单介绍两种常用交织器的基础上,给出了随机分组交织器的设计,并进行了计算机仿真。结果表明,此交织器设计简单,占用内存少,性能明显优于分组交织器,而仅次于随机交织器。     

Turbo码交织器的VHDL设计

介绍了Turbo码和交织技术，以及交织技术在Turbo码中的重要作用。并提出了一种交织器电路的设计思路，在这种设计下，各种不同类型的交织器具有相同的电路复杂度。根据此设计思路，用VHDL语言的编程设计了交织器的电路，并给出了仿真结果。     

交织器最优化设计的理论分析基础及其工程仿真

交织器的设计作为Turbo码技术的关键性的核心环节,一直缺乏系统的理论设计和明确的优化准则.为此,本文首先探讨了交织器优化设计的理论基础和Turbo码性能卓越的深层原因,从码重分析(空间离散)和相关性分析(时间离散)两个方面建立交织器优化设计的数学模型,提出了单交织器设计的优化准则S₆函数.在此基础上,又提出了权位倒置交织器,经工程仿真证明性能良好,无论在理论分析方面还是在仿真数据上,其性能都明显优于3GPP标准中(3G TS 25.212 V3.3.0)的mother_-interleaver(文中称为标准交织).     

WCDMA与cdma2000的Turbo码交织器性能比较

对一种Turbo码交织器性能分析的方法进行了讨论,用这种方法分析比较了WCDMA和cdma2000中Turbo码交织器的性能,并给出迭代译码的计算机仿真结果,以证实这种方法的正确性.此外,仿真结果还证实文献[3]中的评价交织器的方法不一定适合Turbo码交织器.     

基于FPGA的Turbo码交织器的设计与实现

在Turbo码设计中,交织器的设计具有重要的地位。介绍了交织器的基本理论以及几种常见的交织器,给出了一种通用交织器的电路设计方案,并通过对两种交织器的仿真测试,验证了设计方案的正确合理。     

一种周期螺栓交织器的设计

该文分析了对Turbo编码器性能影响的因素,在螺栓交织器的基础上提出了一种周期螺栓交织器,该交织器能使得可分序列变为不可分序列,增加了编码输出序列的重量。仿真结果表明,该交织器具有较优越的性能。     

WCDMA中Turbo码算法及质数交织器的研究

介绍了WCDMA中所采用的Turbo码编码结构中、质数交职器、MAP解码算法，进而给出不同内交织结构下，基于MAP算法的Turbo码译码性能仿真曲线与相关结论。