高速浮点运算单元的FPGA实现

运用流水线技术对单精度浮点乘法和加法运算单元进行了优化设计。浮点加法器采用了改进的双路径结构,重点对移位单元和前导1检测单元的结构进行了优化。浮点乘法器在对被乘数进行Booth编码后,采用改进的4-2压缩器构成Wallace树,在简化逻辑的同时,提高了系统的吞吐率。经过仿真验证,在Virtex-4系列FPGA（现场可编程门阵列）上,浮点加法器的最高运行速率达到405MHz,浮点乘法器的最高运行速率达到429MHz。     

NIOS浮点运算定制指令的实现

为提高NIOS系统的浮点计算效率,使用Verilog语言实现了单精度浮点数加减及乘法运算的功能模块,并通过波形验证其功能,依据NIOSⅡ定制指令的制定规范,将这一功能添加到SOPCBuilder中,扩展出新的基于硬件电路的浮点运算指令,使之在NIOS软件环境中得到应用。通过NIOSⅡ本身软件浮点计算和新增硬件指令进行运算结果和时间上的对比,证实硬件指令计算的优越性,为NIOS下的浮点运算提供了更有效率的选择。     

基于FPGA的高速数据采集系统的设计与实现

高速数据采集系统主要由AD、FPGA和DSP组成。该系统的采样精度为12 bit,采样率为100 MSPS。首先介绍了系统中AD部分的两种前端调理电路的设计与实现,并作了对比,然后介绍了AD的时钟电路,说明了基于Verilog的FPGA程序设计过程。通过调试优化后可以在DSP中稳定、纹波较小地读到AD量化后的数据。     

基于FPGA的浮点运算研究

针对浮点运算过程中不可忽视的异常操作问题,提出采用自定义的34位浮点数据格式,利用双通道算法、扩展的尾数位格式和就近舍入模式优化了运算性能,实现了基于FPGA的四项基本浮点运算。最后给出了在FPGA中的仿真结果,对仿真数据进行了分析,证明了本设计的可行性。     

高速数据传输中均衡器的FPGA设计与研究

随着现代通信系统中数据传输速率的越来越高,信道的失真和畸变所引起的ISI（码间干扰）也变得比以往更为严重,如何设计一种有效的信道均衡器来最大程度地降低ISI从而提高通信质量就变得尤为重要。在众多的均衡算法中,恒模算法是一种高效的信道均衡技术,其代价函数仅与接收信号的幅值有关,与相位无关,因而得到了广泛的应用。文中设计的均衡器就是基于CMA（恒模算法）来实现的。在用MATLAB软件对算法仿真验证可行性的基础上,再用FPGA对整个设计进行了分模块实现,最后用ModelSim验证本设计方案可行。     

基于FPGA的高速可变周期脉冲发生器的设计与实现

基于FPGA高速、可编程的优点,设计了一款可以灵活改变脉冲输出周期和输出个数的周期脉冲发生器.利用VHDL语言编写了全部模块,并在Altera公司提供的Quartus Ⅱ4.1开发软件上实现了软仿真通过.经实际电路板验证,该实现方法符合设计初衷,达到设计要求.     

高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移...     

基于FPGA的高速通道校正实现

现代无线通信系统中,多天线技术的应用可以获得阵列增益、干扰抑制等优势,但由于多通道PCB走线长度不等、通道特性存在差异等硬件的非理想因素,阵列接收机接收到的多通道信号存在一定差异,因此通道校正的实现在阵列信号处理中具有重要意义。随着数据传输速率逐渐提高,实现高速通道校正具有实际工程意义,FPGA由于其硬件资源丰富,在高速、并行信号处理应用中具有较大优势,本文提出一种基于XilinxVirtex-5的FPGA实现800MHz高速通道校正的实现。     

浮点运算中前导0/1计算的设计方法

总结浮点运算中前导0/1问题的解决办法,阐述各种方法的原理和实现方法,用VHDL硬件描述语言描述,并进行仿真和综合。在实际中采用一种便于实现的高性能前导0/1的设计方法,兼顾速度和面积2方面因素。此方法已作为一个模块,应用到某32位浮点复数运算的IP核设计中,收到良好效果。     

高速无损压缩的FPGA实现方法研究

主要研究了无损压缩的FPGA实现方法,该方法基于LZW算法的改进算法。改进后的LZW算法使用分级字典体系,以充分利用FPGA的并行处理能力来实现高速无损压缩。这种分级字典体系由字宽度不同的多个并行字典组成,而不像传统LZW算法中使用单一字宽度的单一字典。使用该方法在FPGA上完成了数据无损压缩系统的设计,测试结果表明在系统时钟为50MHz时,压缩速度高达66.67～246.15Mbit/s。     

浮点LMS算法的FPGA实现

LMS(最小均方)算法因其优良的收敛特性及算法简单等特点在自适应滤波器等领域得到了广泛的应用。浮点运算因其运算步骤繁琐及硬件资源消耗大等缺点使得浮点LMS算法的硬件实现十分困难。文中根据多输入高效浮点加法器结构在FPGA(现场可编程门阵列)上实现了浮点LMS算法。测试结果表明,实现后的LMS算法硬件资源消耗较少且收敛性能与理论值接近。     

DES加密算法的高速FPGA实现

DES(数据加密标准)算法是一种应用广泛的分组密码算法.文中在分析算法机理的基础上,对如何用FPGA(现场可编程门阵列)高速实现算法进行了分析和讨论,详细阐述了子密钥生成、S盒设计、流水线设计及子密钥延迟控制的方法,采用Verilog硬件描述语言对算法进行了FPGA仿真,并对算法的性能进行了分析.     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

三数据通道浮点加法器的FPGA实现

浮点加减运算是现代数字信号处理中非常频繁的操作,浮点运算的快慢直接影响数字信号处理的速度.常用的硬件实现算法有双通道算法和三通道算法.文中介绍了浮点加法器电路设计的常用算法,重点介绍了一种低功耗的三数据通道结构,最后以MAXPLUSⅡ为工具,给出了该结构的现场可编程门阵列(FPGA)实现.仿真结果显示,该方法可以提高数据采集及运算速度,为实时数据处理提供了一种方法.     

高速数传中定时同步设计与FPGA实现

文中对适用于高速突发通信的基于数字滤波平方的定时同步算法进行了研究。通过对在高速数据传输通信中,该定时同步环路的定时误差估计模块进行并行结构实现,大幅降低了系统对于时钟的要求,且更加易于实现;将文中所提定时控制部分与其他文献中的方法做了对比,表明所用方法可以达到更好的效果。最后进行的Matlab仿真以及硬件实现,结果表明,该环路可以实现突发与非突发情况下的高速数传定时同步。     

基于FPGA的高速加密卡设计与实现

为增强数据信息的安全性,设计了一种基于FPGA的高性能加密卡。该加密卡通过PCI Express总线与主机通信,由FPGA芯片内置的NiosII软核处理器和PCI-E硬核分别实现控制器模块与通信接口模块功能;采用SM1、RSA算法对数据进行加密或解密。将加密卡的数据通信和算法控制等功能集成在单片FPGA芯片上实现,优化了电路结构、提高了加密卡的稳定性和可靠性。实际测试结果表明,所设计的加密卡功能正确,运算速度快,达到了预期的目标,具有良好的应用前景。     

基于FPGA的高速串行传输系统的设计与实现

作为高传输速率和低设计成本的传输技术,串行传输技术被广泛应用于高速通信领域,并已成为业界首选。在此基于对高速串行传输系统的分析,对实例进行了总体设计验证,最终达到高速传输的目的。     

基于FPGA的可扩展高速FFT处理器的设计与实现

本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。     

一种基于FPGA的高速FIR滤波器的设计

为了实现对高速输入数据的滤波,根据FIR（有限冲激响应）数字滤波器并行设计思想,在脉动阵列FIR数字滤波器的基础上,经过认真设计,提出了一种基于FPGA（现场可编程门阵列）的高速FIR数字滤波器的设计方法。以一个16阶FIR数字滤波器的设计为例,在FPGA上用VHDL语言实现了这种设计方法。在Modelsim下仿真表明这一方法是可行的,可支持高达1GSPS（10亿次采样每秒）的输入数据．