基于龙芯LA132软核处理器的宇航级SoPC设计

针对现有星载计算机主控系统灵活性差和在空间辐射环境中存在单粒子翻转等问题,设计了一种灵活性强、可靠性高、自主可控的宇航级片上可编程系统(System-on-Programmable-Chip, SoPC)。该系统将龙芯LA132软核处理器应用于航天领域,降低了星载计算机主控系统的体积。为系统存储单元设计实现了一种基于矩阵算法的RS(8,4)码,可在无延迟的情况下实现错误检测与纠正功能,增强了系统的可靠性。测试结果表明,该SoPC系统在Xilinx KCU105硬件平台上可实现单周期内对两个错误符号的检测与纠正,满足宇航级安全性与可靠性的需求,为星载计算机主控系统的小型化提供了一种新的解决方案。     

把芯片软硬件设计融为一体的工具

为了解决片上系统(SOC)设计中日益增加的复杂性,三家公司为软硬件设计推出了新的或升级的产品。Quickturn设计公司的Mercury验证系统把一个新的硬件平台与多级、多语言芯片验证的专利软件组合在一起。由于具有仿真功能,Mercury验证系     

远程心电医疗信号监测系统设计

随着HHCE(家庭医疗保健工程)的兴起与远程医疗的不断发展,提出一种面向用户终端使用的远程心电医疗信号监测系统的解决方案。该方案在硬件设计上以SOPC(片上可编程系统)技术为基础,在单片FPGA上实现整个系统构建,系统采用Altera公司的NiosⅡ软核处理器进行开发,平台关键模块使用硬件描述语言和Altera公司的EDA软件Quar-tusⅡV7.0进行设计,最终完成RTL级仿真与板级验证。着重阐述了整个系统关键模块的设计流程,并给出了关键技术的设计思路与重要步骤。     

SoC设计中的低功耗策略

低功耗设计已经成为片上系统(SoC)设计的主题.当今的设计已经从过去的性能、面积二维目标转变为性能、面积和功耗的三维目标.本文深入探讨了片上系统设计中的低功耗设计策略,在晶体管和逻辑门级、寄存器传输级和系统结构级各设计抽象层次上阐述了低功耗设计所面临的问题,并给出了各级的低功耗优化策略.     

基于ISP技术的电子密码锁设计

介绍一种基于在系统可编程(ISP)技术和复杂可编程逻辑器件(CPLD)的新型电子密码锁的设计方法,阐述了其工作原理和软硬件设计.在硬件上,用Lattice公司的ISP大规模集成芯片对其外围电路进行集成,用1片CPLD实现了几十片分离元件才能实现的功能,几乎将整个系统下载于同一芯片中,实现了所谓的片上系统,从而大大简化了系统结构,增强了系统的可靠性和性价比.该密码锁特别适用于宾馆、办公大楼、仓库等人员经常变动的场所.     

IP硬核无损测试技术

针对大量IP硬核精准、快速的测试验证需求,在分析现有IP硬核测试技术的基础上,研究了IP硬核无损测试技术.通过设计模拟用户片上系统(SOC)的通用评估系统,将被测IP硬核嵌入在测试电路中,并引入软硬件补偿结构,对信号时序进行校准补偿,对IP硬核精确输入进行控制和监测.结合外部自动测试设备(ATE)与片上评测电路,实现对IP硬核的功能、性能以及可靠性等的精确验证.实际完成了一款基于片上评测电路的静态随机存储器(SRAM) IP硬核测试设计与验证,实现该IP硬核关键时序参数测试,以数据建立时间这一参数为例,分析了其具体测试方法并得到测试结果.采用该测试技术,IP硬核时间参数的测试精度可达ps级,相较于IP硬核封装后测试,充分体现了结果数据的精确性.     

一种SoC低功耗模式设计与实现

为降低芯片功耗,提升性能,从系统级、结构级和RTL级3个层次提出了一种片上系统(System on Chip,SoC)芯片的低功耗设计方法,并在样片中得以验证。在系统级层面,根据SoC芯片的不同工作场合,在正常运行模式的基础之上,设计了睡眠、停止和待机3种低功耗模式。在结构级层面,将整个芯片划分为VDD、VDDA和VBAT3个电压域,以降低系统功耗。在RTL级,针对不同的模式切换,设计了时钟管理技术,实现了对不同模式下不同时钟的控制。仿真和实验结果证明了设计的合理性,实测数据表明,睡眠模式最多降低59.1%的功耗,停止和待机模式降低了3~4个数量级。     

Cypress--可实现动态重新配置的软件工具

日前,赛普拉斯微系统公司(CMS)成功地将动态可重新配置功能引入到其可编程片上系统(PSoC)微控制器(MCU)系列中。动态可重新配置功能可在单芯片上实现编程,削减30％的开发时间,降低成本,提高设计适应能力。     

用于嵌入式ARM片上系统的仿真平台

为了克服片上系统(SoC)的设计挑战，半导体业正采取一种基于系统原型设计的设计方法。系统原型设计是将一个片上系统设计映射到一个基于FPGA的仿真平台上，在接近运行速度的情况下验证硬件和软件。这样，就缩短了设计周期，提高了对硅设计一次成功的把握。Atmel公司已经开发出一个仿真平台，用于基于嵌入式ARM微控制器的片上系统，该平台已经成功用于很多先进的片上系统应用中。     

设计技术确保片上系统的可测性

传统测试方法难以测试片上系统(SOC),在片上系统中区分设计和测试是不可能的。对复杂数字和混合信号的器件,需及早采用设计工具将可测性融合在设计过程中。可以选择的有可测试设计(DFT)技术和内装自测试(BIST)技术。可测试设计确保片上系统中所有电路元件可被激励和被观察;BIST芯片可产生自身的测试激励,并测量相应的响应。因深知片上系统测试的重要     

一款SoC的功能测试系统的设计

针对一款基于ARM7TDMI处理器核的SoC(片上系统),设计了一个经济实用的功能测试系统,该系统采用宿主机/目标机结构.文中分析了该系统的Host程序和Monitor程序,然后以片外存储器接口模块测试、片上eSRAM(增强型SRAM)模块测试和USB客户端控制器模块测试为例,介绍SoC片上模块的测试方法.该系统符合模块化的构建思想,对于设计其他SoC功能测试系统具有一定的借鉴作用.     

基于Altera软核处理器的双网卡路由选择

SOPC(片上可编程系统)是Altera公司提出的一种灵活、高效的SOC(片上系统)设计方案,它将处理器、存储器、I/O等系统设计需要的组成集成到一个PLD(可编程逻辑器件)上,构成一个可编程的SOC.NIOS是Altera公司开发的可进行SOPC设计的软核处理器,可以与用户自定义逻辑结合构成SOC.文中通过NIOS配置一个双网卡路由选择的设计,其功能相当于一个网络中简单的交换机,利用Quartus Ⅱ软件结合SOPC软件实现NIOS设计的流程.首先简要介绍了NIOS、SOPC,然后详细分析了双网卡路由选择的硬件、软件设计,提出了基于NIOS的解决方案.     

集成VoIP与WI-FI的新型AR7 DSL路由器

德州仪器(TI)推出两款新增因特网协议语音传输(VoIP)以及无线家庭网络(Wi—Fi)功能的新型DSL家庭网关参考设计，建立在TI的片上AR7 DSL路由器基础上，融入了TI宽带系列产品的关键技术。这些DSL、VoIP以及WLAN技术可实现未来包含通用软硬件架构平台的系统级集成，从而最终为消费者提供经济型家用VoIP与WLAN的单个系统。     

基于Crossbar Switch结构的多层AMBA高速总线的设计及其应用

为了解决片上系统总线有限带宽的瓶颈,提出了一种快速的将标准AMBA总线升级为交叉开关式(Crossbar Switch)的多层AMBA总线的互联架构,该总线架构已经使用Synosys工具0.18μmCMOS技术工艺进行设计,并且采用电子系统级(ESL)测试方法搭建系统环境对总线进行验证.此总线架构已经成功应用于Corestar3400DSP的SoC平台设计,极大地提高了AMBA总线的频率和传输带宽,部分解决了片上总线的资源共享问题,为高性能片上系统设计提供了更加灵活的总线架构.     

异步式逻辑保障片上网络传输可靠性的研究

随着Si技术的持续发展,片上系统(SoC)的规模和复杂度的增长给传统的片上互连,如总线结构,带来了前所未有的挑战。片上网络[1-2]是片上系统的一种新设计方法,是目前公认应对这种挑战较为有效的解决方案。半导体工艺进入深亚微米时代后,片上网络的可靠性也越来越成为人们关注的问题。将在研究如何应用异步式逻辑保障片上网络互连数据传输的可靠性和服务质量,提出了一个异步式片上网络的架构。通过实验证明,异步式逻辑将极大提高集成电路在应对电源不稳定性、导线间串扰、电磁干扰(EMI)、时钟偏斜和软错误方面的可靠性。采用全局异步局部同步的时钟机制,该方法带来了一种全新的片上通信方法,显著改善了传统总线式系统的性能。     

一种在片上系统中实现Nand Flash控制器的方法

Nand Flash以其优越的特性和更高的性价比，在现代数码产品中得到了广泛的应用。在片上系统芯片中集成Nand Flash控制器成为一种趋势。提出了在一款基于ARM7TDMI CPU CORE的片上系统(SOC)芯片中的Nand Flash控制器实现方案。通过直接内存存取(DMA)的数据传输方式，使得Nand Flash的数据传输速率得到了一定提高，满足了实际应用的设计要求。该设计方法已通过了RTL级验证、FGPA验证，并在实际芯片的演示样机上得到了具体实现。     

SOC技术及国内发展现状

SOC的基本概念 SOC(系统级芯片System onChip),也有称片上系统,意指它是一个产品,是一个有专用目标的集成电路,其中包含完整系统并有嵌入软件的全部内容。SOC也有译为“系统芯片集成”,意指它是一种技术,用以实现从确定系统功能开始,到软/硬件划分,并完成设计的整个过程。     

IP,SOC与设计技术（一）

什么是ＩＰ深入地分析半导体工业的结构重组后，就可从本质上理解ＩＰ的定义。ＩＰ是一个基本上无特定的参数而又十分常用的术语，它是ＳＯＣ（片上系统）唯一的、最重要的标志。ＩＰ是ｉｎｔｅｌｌｅｃｔｕａｌｐｒｏｐｅｒｔｙ的缩写，中文一般译为知识产权，它可定义为密封在硬件设计中的可重复利用的软件。就功能而言，ＩＰ可定义为系统级硅片的基本电路功能块，又称为内核。它可由用户或专用ＩＣ公司或独立的公司开发而成。ＩＰ的分类ＩＰ核分为软核、硬核和固核三种。软核为能综合的ＨＤＬ描述，硬核为芯片版图，固核为门级ＨＤＬ描述…     

SoC设计中的IP策略

基于IP(Intellectual Property)模块的SoC(片上系统)设计使当今的集成电路设计业变得错综复杂.一个值得警觉的议题是芯片生产厂商的IP策略:如何尽快提高IP交易和可复用设计的效率.文中从记录IP的使用情况、通用接插口、IP评估和品质监测、系统级验证等方面论述了如何应对IP的挑战.     

测试系统增添逻辑分析仪功能

新软件工具IMS-Wayes,使集成电路设计人员得以实时核查他们的高速芯片中重要的定时问题。美国Integrated Measurement Systems(IMS,集成测量系统)公司新近推出的Vanguard tester(先锋测试仪),是一台高速集成电路验证系统,增添有实时逻辑分析仪功能,目标市场是高性能芯片设计领域,包括微处理器设计领域和高密度定制逻辑电路(例如,片上系统器件SoC等)设计领域,在这些器件设计时往往会发生重要的定时问题。