带自测功能的DDR2控制器设计

在研究了JEDEC制定的DDR2标准的基础上,基于对DDR2快速测试的目的,设计了一种带自测功能的新型DDR2控制器。该控制器既拥有常见的控制时序、刷新、初始化等功能,又可以在没有外部激励的情况下对DDR2进行测试。整个设计完全遵循JEDEC标准,采用自顶向下的设计方法,通过异步FIFO进行跨时钟域的信号通讯,接口部分兼容FPGA的MCB模块,可以实现和MCB的简单替代,最后用verilog语言进行描述并通过仿真验证和FPGA验证．达到了较高的性能和实现了要求的功能。与常见的控制器相比,本设计虽然增加了自测试功能,但综合后的面积只增加10％。     

基于Innovus工具的28nm DDR PHY物理设计方法

随着CPU、DSP等器件的处理速度迅速提高,对内存的速度和各方面的需求迅速增加。早期的SDRAM工作频率发展到133MHz已到极限,成为系统性能的瓶颈。DDR（双倍数据率）技术随之应运而生,目前DDR4的性能已经可以达到3200Mbps级别。DDR PHY作为存储控制器和DRAM颗粒物理接口之间的通用接口,是制约DDR读写速度提升的关键。本文以TSMC 28nm工艺的DDR PHY设计为例,结合Innovus工具,在描述流程之外,重点研究解决了后端物理设计中时序路径的时间预算、延时优化、路径对齐等问题。最后该DDR PHY在一款工业级DSP中成功集成,并且板级测试结果表明其物理设计结果达到指标要求。     

一种自动识别信息并计算ECC值的DDR后门访问验证方法

当双倍速率内存(DDR)控制系统开启错误检查与纠正(ECC)功能时,若访问的数据宽度小于DDR memory的接口总宽度,在仿真时需要进行ECC计算并初始化DDR memory数据,否则不能正常仿真.传统的方法是通过DDR控制器进行前门访问的方式来初始化数据并计算ECC值,但该方法在仿真时会耗费大量的时间.为了减少仿真...     

基于DDR2 SDRAM的SAR成像转置存储器的FPGA实现

转置存储器(CTM)是合成孔径雷达(SAR)实时处理器的一个重要组成部分,本文提出了在基于FPGA和DDR2 SDRAM的实时成像系统中CTM的设计方法,详述了其功能和设计思想,并使用ALTERA的EP2S60F1020C5 FPGA和SAMSUNG的M378T6553CZ3 DDR2 SDRAM进行了实现和验证,同时给出了设计与实现中应注意的若干问题.     

基于AMBA总线的DDR2 SDRAM控制器研究与实现

随着大规模集成电路和高速、低功耗、高密度存贮技术的发展,DDR存贮器业已成为PC内存的主流技术.作为第二代DDR存贮器DDR2预取位数是普通DDR的两倍.因此DDR2 SDRAM将取代DDR SDRAM的主流地位.本文对DDR2存贮技术进行了探讨,并讨论了DDR2 SDRAM和DDR SDRAM的区别以及设计时应注意的问题,设计了一个基于AMBA总线的DDR2 SDRAM控制器并提出了一种数据顺序预读取机制,使得DDR2 SDRAM的访问效率大大提高.     

可编程器件

基于FPGA的667Mbps DDR2参考设计赛灵思推出基于Virtex-4 FPGA的667 Mbps DDR2参考设计,该参考设计提供了FPGA业界高带宽、高可靠性的内存接口解决方案。赛灵思667 DDR2- SDRAM接口采用Virtex-4 ChipSync技术,     

DDR2 SDRAM控制器的设计与实现

本文介绍了DDR2 SDRAM的基本特征,并给出了一种DDR2 SDRAM控制器的设计方法,详述了其基本结构和设计思想,并使用Altera公司的FPGA器件Stratix EP2S30F672C3进行了实现和验证,同时给出了设计与实现中应注意的若干问题.     

基于FPGA的DDR3内存控制器的设计

随着DDR3内存的广泛应用以及技术的不断发展,不同的DDR3内存之间速度差异逐渐减小,针对DDR3控制器的研究已成为当前计算机领域关注的焦点。Altera在外部存储器方面提出一系列的解决方案,这些方案涵盖了从高性能DDR3到低功耗DDR的每种应用[2]。Altera FPGA通过外部存储器IP来提高存储器性能,它包括PHY和控制器。设计人员可以选择Quartus II软件所列出的默认存储器解决方案,根据存储器要求选择最佳PHY和控制器IP,也可以选择定制存储器接口。因此,使用Altera公司开发出的FPGA产品进行DDR3内存控制器的设计是一种很理想的选择。     

全高清3D视频转换系统设计与实现

详细阐述了全高清3D视频转换系统的开发与设计,对系统中的FPGA设计,DDR2控制器设计,CPU集成,HDMI输入输出接口设计等关键技术作了分析和介绍,最后对立体显示技术的未来进行了展望.     

用于DDR电源的双通道DC/DC控制器具有差分VDDQ检测和±50mAVTT基准 设计要点503

引言LTC3876是一款完整的DDR电源解决方案,可与DDR1、DDR2、DDR3和DDR4较低的电压兼容。该IC包括VDDQ和VTTDC/DC控制器和一个高精度线性VTT基准。一个差分输出检测放大器与高精度的内部基准相组合,可提供一个准确的VDDO电源。VTT控制器负责跟踪高精度的VTTR线     

DDR2高速PCB设计与信号完整性

本文首先简要分析了DDR2电路PCB设计步骤,分别从等长控制、串扰、控制回流路径、增大走线间距及发射等方面,探讨了信号完整性的应对措施,以期为相关设计应用提供些许参考。     

针对下一代DDR3存储器的系列测试工具

该DDR测试解决方案基于业内领先的硬件和软件，支持所有DDR、DDR2和DDR3速度，同时涵盖模拟域和数字域。对数字验证和调试，TLA7000逻辑分析仪和新的TLA7BB4采集模块提供了能够满足DDR、DDR2和DDR3所有速度的逻辑分析解决方案，包括DDR3—1600。此外，与现有方法相比，这一系列新型DDR测试工具最多可以节约30％的成本。运行Nexus Technology DDR3／DDR2协议违规软件的TLA7BB4可以自动分析DDR2或DDR3总线，     

基于Kintex-7 FPGA的DDR3 SDRAM接口应用研究

针对FPGA中使用DDR3进行大容量数据的缓存应用背景,采用模块化设计方法,提出基于Xilinx Kintex-7 FPGA的DDR3 SDRAM FIFO接口设计方案。在分析DDR3用户接口特点和用户接口时序的基础上,对不同读/写模式进行效率测试。借鉴标准FIFO的设计思想,结合DDR3 SDRAM控制器的特点,设计遍历状态机对该FIFO接口进行读/写测试。最后,原型机平台验证了该接口不仅具有标准FIFO简单易用的功能,而且具有存储空间大等优势。     

Altera率先在业界实现对新的JEDEC DDR3 SDRAM标准的全面支持

Altera公司宣布,第一个在FPGA业界实现了对高性能DDR3存储器接口的全面支持.在最近通过的JESD79-3 JEDEC DDR3 SDRAM标准下,Altera StratixⅢ系列FPGA可以帮助设计人员充分发挥DDR3存储器的高性能和低功耗优势,这类存储器在通信、计算机和视频处理等多种应用中越来越关键.     

基于FPGA的DDR3 SDRAM控制器设计及实现

DDR3 SDRAM是第三代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。文中介绍了DDR3的特点和操作原理,以及利用MIG软件工具在Virtex-6系列FPGA中实现DDR3 SDRAM控制器的设计方法,并进行硬件测试。验证了DDS3控制器的可行性,其工作稳定、占用资源少、可植性强等。     

基于H.264编码器的DDR3控制器设计

在分析H.264编码过程中对存储器带宽需求的基础上,设计了一种高效、通用的DDR3控制器。结合H.264编码器IP核与外存之间的地址映射关系和DDR3双倍速率传输的特性,采用减少DDR3的行、列切换及设计异步控制逻辑单元等方法缩减H.264编码器对外存的读写操作时间。该结构可使DDR3运行在比编码器更高的频率上,并保证跨时钟域间的数据同步,进一步提高外部存储器的带宽利用率。整个系统通过EDA工具进行仿真调试,并在Altera公司的Stratix IV 系列的FPGA开发板上进行验证。     

xilinx系列FPGA对DDR3的访问接口设计

本文介绍了xilinx公司FPGA使用MIG IP核开发的DDR3接口控制器的设计思想,设计流程,并给出了注意事项和部分程序例子,实际使用情况表明,该设计满足使用要求。     

泰克TLA6000系列逻辑分析仪推出新选件,简化DDR2测试

全球领先的测试、测量和监测仪器提供商——泰克公司日前宣布,推出完整的DDR2协议调试和验证解决方案,基于屡获奖项的TLA6000系列逻辑分析仪。TLA6000系列新选件包含了嵌入式工程师——即使并非DDR2专家——用来验证和调试设计中存储子系统性能所需的各项工具。DDR2存储系统广泛用于当前大量嵌入式设计——通常用作微处理器总线或FPGA中的模块。     

安捷伦科技推出J6900A三重播放分析仪支持中国AVS视频编码标准

泰克公司日前宣布，为DDR2和DDR3技术推出完善的系列测试工具（www．tek．com／memory）。DDR3是下一代双倍数据速率（DDR）同步动态随机访问存储器（SDRAM），将提供性能更高的数据速率。泰克DDR测试解决方案基于业内领先的硬件和软件，支持所有DDR、DDR2和DDR3速度，同时涵盖模拟域和数字域。泰克为工程客户提供了完整的DDR3测试解决方案。     

RAMBUS推出主存储器创新技术

Rambus宣布推出多项创新技术,可将主存储器运算效能从现有的DDR3数据速率限制提升到3200Mbps。Rambus创新设计技术,