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电压调节技术用于SoC低功耗设计 总被引:1,自引:0,他引:1
针对便携设备在SOC系统设计中的功耗问题,通过电压调节和电压控制的方法来达到降低功耗的目的。可以用两种方法来实现,一种是开环电压调节(动态),另一种是闭环(自适应)电压控制的方法。 相似文献
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综述了片上系统(SoC)低功耗多电压设计方法的研究进展.介绍了低功耗多电压设计方法的研究背景和国内外的研究现状.重点探讨了低电压、多电源电压、电源门控、动态电压频率缩减(DVFS)和自适应电压缩减(AVS)等多电压低功耗设计方法.最后,对低功耗多电压设计方法未来的发展趋势进行了预测和分析,认为DVFS和AVS等新颖的低功耗设计方法将成为未来学术界和工业界研究的热点. 相似文献
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基于嵌入式处理器的系统级低功耗管理研究 总被引:1,自引:0,他引:1
针对嵌入式系统低功耗设计问题,分析了动态功率管理DPM和动态电压/频率调节DVFS两种嵌入式功耗管理策略,并提出了系统级低功耗控制框架.讨论了基于嵌入式处理器i.MX1硬件平台实现系统级功耗控制方案,并给出了具体的设计方法.实际应用表明,该设计方案可有效降低系统能耗. 相似文献
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随着系统芯片(SoC)集成更多的功能并采用更先进的工艺,它所面临的高性能与低功耗的矛盾越来越突出.动态电压调整(DVS)技术可以在不影响处理器性能的前提下,通过性能预测软件根据处理器的繁忙程度调整处理器的工作电压和工作频率,达到降低芯片功耗的目的.文中讨论了DVS技术降低功耗的可能性,介绍了如何利用两种不同的DVS技术让处理器根据当前的工作负荷运行在不同的性能水平上,以节省不必要的功耗. 相似文献
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提出了平稳时段与非平稳时段相结合的互联网络通信流量模型.根据流量突发情况.提出了基于Hurst参数闯值的时段划分算法.通过理论分析论证了评价时段划分算法的两个标准.研究了划分的时段总数对这两个标准的影响。结合该模型,本文提出了基于时段划分算法的通信链路动态电压调节算法.以本文提出的互联网络通信流量模型作为指导进行动态电压的调节。以局域网的实际输入数据对本文提出的方法进行了验证,结果表明,与基于历史的动态电压调节技术相比.在同等的功耗下,采用本文的方法要减少53%的滞后性。[编者按] 相似文献
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SoC越来越成为设计的主流趋势,而应用系统对低功耗无止境的需求,使得SoC低功耗设计技术变得日益重要。本文首先介绍了低功耗的基本概念,包括原理、优化技术等,着重介绍了面向SoC的系统级功耗优化技术,最后展望了SoC低功耗设计的一些发展方向。 相似文献
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低功耗设计已经成为片上系统(SoC)设计的主题.当今的设计已经从过去的性能、面积二维目标转变为性能、面积和功耗的三维目标.本文深入探讨了片上系统设计中的低功耗设计策略,在晶体管和逻辑门级、寄存器传输级和系统结构级各设计抽象层次上阐述了低功耗设计所面临的问题,并给出了各级的低功耗优化策略. 相似文献
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SoC在不同应用场景的频率不同,导致关键路径的时序余量会有较大的差异,在芯片设计阶段,为了保证芯片最坏情况下依然能够正常运行,增加了较大的电压余量,所以固定电压供电会造成不必要的功耗损失.基于最大程度节约功耗的需求,介绍了一种基于线下校准和延时链实时监测的自适应电压调节系统,实时监测电路时序,结合数字低压差线性稳压器(... 相似文献
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嵌入式系统的低功耗设计技术 总被引:2,自引:0,他引:2
随着嵌入式系统的广泛应用,低功耗问题摆在了设计人员面前.低功耗设计包括系统设计、硬件设计、软件设计、器件的工艺设计等诸多方面.其中器件的工艺设计主要由半导体器件的厂家来完成,嵌入式系统的应用设计人员只需要关心器件的功耗指标,更多的工作集中于系统的硬件、软件以及它们之间的配合方面.本文主要从这些方面讨论嵌入式系统的低功耗设计问题和设计方法. 相似文献
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作为导航技术发展的主要方向之一,导航 SoC 芯片的功耗对系统各方面有巨大的影响。本文对 SoC 芯片的动态功耗、静态功耗和存储器功耗从原理上进行了分析,并从系统级、行为级、RTL 级、门级和物理级分别研究了低功耗设计实现技术。 相似文献
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功耗问题将成为系统芯片发展的一个瓶颈.影响深亚微米工艺下系统芯片的功耗因素比较多,论文从不同的层次对功耗进行分析,找到影响电路功耗的主要因素.对系统芯片而言,其电路规模比较大,工作模式复杂、工作速度较高,因此全面降低芯片功耗是设计者在规划时就必须考虑的重要因素.文中以实际设计的系统芯片为例,从系统级、电路级、逻辑级等不... 相似文献
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基于覆盖率驱动的SoC验证技术研究 总被引:1,自引:1,他引:0
覆盖率数据是验证工程师判定SoC验证完备程度的定性度量,为SoC验证完全性提供了保障,指明了方向.文中以SoC总线仲裁器验证为例,对其结构覆盖率、功能覆盖率、断言覆盖率等多种覆盖率进行了全面的分析,然后根据覆盖率分析结果反馈到RTL设计代码和测试激励进行修正,直到验证的完整性满足设计的要求. 相似文献
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降低存储系统功耗是SoC设计中的重要问题,基于对程序执行与器件特性的分析,在SDRAM中引入数据缓冲区,给出针对多进程数据访问特性的实现方法,降低了程序运行时外存设备的功耗。在EMI中实现了指令FIFO,并给出定制方法,降低了程序运行时的SDRAM能耗。实验与仿真表明,该方法能有效降低程序运行时SoC存储系统整体功耗。 相似文献
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《电子与封装》2018,(2):40-45
为降低芯片功耗,提升性能,从系统级、结构级和RTL级3个层次提出了一种片上系统(System on Chip,SoC)芯片的低功耗设计方法,并在样片中得以验证。在系统级层面,根据SoC芯片的不同工作场合,在正常运行模式的基础之上,设计了睡眠、停止和待机3种低功耗模式。在结构级层面,将整个芯片划分为VDD、VDDA和VBAT3个电压域,以降低系统功耗。在RTL级,针对不同的模式切换,设计了时钟管理技术,实现了对不同模式下不同时钟的控制。仿真和实验结果证明了设计的合理性,实测数据表明,睡眠模式最多降低59.1%的功耗,停止和待机模式降低了3~4个数量级。 相似文献
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本文针对无线传感器网络节点片上系统特点和需求,研究一种低功耗、高性能、低误码率的数字基带(Easibaseband),提出了一种复用加法器和乘法器的设计方法,实现了匹配滤波器,可节省硬件资源并提高系统性能;提出了一种自适应门限的自动增益控制方法,可配合软硬件协同的工作方式,节省接收机的功耗;提出了采用自适应门限的施密特触发器方式进行信号相位判决的方法,降低了解调误码率.本设计在Xilinx的Spartan-3E FPGA上验证并实现,测试结果表明,本收发机的数据传输率可达到111kb/s并支持ISM2.4GHz频段的射频芯片,比传统的并行滤波器节省了5/6的硬件资源,比不采用自动增益控制节省了10.8%的接收机功耗,在信噪比13dB时,误码率在10-4以下,远低于WiseNET的接收误码率. 相似文献