适用于纳米工艺的SET/SEU加固触发器设计

针对触发器在纳米级工艺下容易受空间辐射中单粒子效应的影响而产生软错误的情况,基于CPSH触发器结构,研究了一种对单粒子效应中SET/SEU加固的延时采样软错误防护(DSSEP)触发器结构.该触发器由延时采样单元、输入传输单元、软错误鲁棒存储锁存器和反相输出单元组成.延时采样单元对来自其他逻辑电路的输出数据进行采样,采样数据经输入传输单元写入软错误鲁棒存储锁存器,并通过一个反相输出单元输出.仿真结果表明,DSSEP触发器具有很好的SET/SEU加固能力.经过比较和分析,证明DSSEP触发器与具有同样SET/SEU加固能力的保护门触发器(GGFF)相比,在晶体管数目和传播延时方面仅为GGFF的62％和33％.     

一种自恢复容SEU锁存器的设计

随着集成电路工艺水平的不断提高、器件尺寸的不断缩小以及电源的不断降低,传统的锁存器越发容易受到由辐射效应引起的软错误影响。为了增强锁存器的可靠性,提出了一种适用于低功耗电路的自恢复SEU加固锁存器。该锁存器由传输门、反馈冗余单元和保护门C单元构成。反馈冗余单元由六个内部节点构成,每个节点均由一个NMOS管和一个PMOS管驱动,从而构成自恢复容SEU的结构。在45 nm工艺下,使用Hspice仿真工具进行仿真,结果表明,与现有的加固方案FERST[1]结构相比,在具备相同面积开销和单粒子翻转容忍能力的情况下,提出的锁存器不仅适用于时钟门控电路,而且节省了61.38%的功耗-延迟积开销。     

卷积神经网络加速器中SEU的评估与加固研究

AI加速器在空间探索应用时需要考虑到空间辐射环境下SEE引发的软错误。在AI加速器设计过程中,需要对其SEE容错能力和可靠性进行评估,本文对Lenet-5的加速器进行了SEU故障注入,提出了一种从网络结构与电路模块映射的角度进行统计评估的方法。实验结果证明,在神经网络中,由于AI加速器计算数据大的特点,发生在权重和特征图的SEU错误在传播过程中有可能会被池化层屏蔽掉,SEU错误发生在靠近输出的层级比靠近输入的层级更容易导致识别准确率的下降。此外,实验还发现,在加速器电路模块映射中,负责产生使能信号和地址控制信号的控制单元CTRL比处理单元PE和存储单元MEM更容易被SEU错误所影响,严重时会影响加速器的正常运行。最后本文针对评估结果,进行了STMR加固措施对CTRL进行了加固,相比于FTMR,极大地减少了面积开销。     

基于时序优先的电路容错混合加固方案

为了有效降低容忍软错误设计的硬件和时序开销,该文提出一种时序优先的电路容错混合加固方案。该方案使用两阶段加固策略,综合运用触发器替换和复制门法。第1阶段,基于时序优先的原则,在电路时序松弛的路径上使用高可靠性时空冗余触发器来加固电路;第2阶段,在时序紧张的路径使用复制门法进行加固。和传统方案相比,该方案既有效屏蔽单粒子瞬态(SET)和单粒子翻转(SEU),又减少了面积开销。ISCAS89电路在45 nm工艺下的实验表明,平均面积开销为36.84%,电路平均软错误率降低99%以上。     

SRAM型FPGA的SEU故障注入系统设计

在研究SRAM型FPGA配置存储器物理结构及配置结构的基础上,发现对FPGA配置文件中的帧数据进行0/1翻转可以实现配置存储器的人为翻转,从而来仿真FPGA的SEU效应.基于部分重构技术设计了一种针对SRAM型FPGA的SEU故障注入系统,通过ICAP来实现部分重构,不需要额外的硬件开销.故障注入系统在XUP XC2VP30开发板上实现,通过对三个FPGA典型设计进行SEU敏感性分析,验证了所设计系统的有效性,并验证了三模冗余的加固效果.     

降低亚100nm CAM电路的软错误易感性

电路的软错误易感性是VLSI设计中需要考虑的重要问题。CAM广泛应用于各种片上结构中,非常容易受软错误感染。然而,CAM的保护比其它存储元件难度更大。本文首先研究了软错误对不同类型、不同特征尺寸CAM的影响。在介绍一种软错误免疫CAM单元SSB-RCAM后,提出两种可靠CAM DCF-RCAM和DCK-RCAM。此外,本文还提出一种抛弃机制保护双单元冗余CAM免受软错误的影响。实验结果表明,11T-NOR结构的CAM单元在软错误免疫性上具有优势。基于11T-NOR结构,所提出的可靠CAM结构在可接受的开销下,平均可降低约81%的软错误率。在特定的应用中,还可以通过使用抛弃机制降低双单元冗余CAM的软错误率。     

检错冗余模型及剩余码检错算法研究

针对星上系统三模冗余(TMR)容错模型资源开销大的问题,提出了一种具有普适性的检错冗余模型.在此模型下分析了基于剩余码的检错算法,使用该方法可根据检错性能需求灵活调整资源开销.适用于解决星上系统所面临的单粒子翻转(SEU)问题.算法仿真表明,对于乘、加等基本运算以及FFT等复杂运算,剩余码检错算法均能够取得较好的检错效果.通过选择合适的剩余码码长,剩余码检错算法能够以允许范围内的资源开销代价获得满足需求的检错性能.     

一种新颖高效抗SEU/SET锁存器设计

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比M.Fazeli等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.     

一种基于GPU通用计算的容错方法

为确保GPU通用计算(GPGPU)程序在CPU-GPU异构平台上运行的可靠性,设计了一种以软件方法实现的容错模型.在分析GPGPU程序运行过程中瞬时故障的产生模式以及错误的传播路径后,对GPGPU程序运行所依赖的CPU端和GPU端分别进行容错设计,并针对GPGPU程序的运行特点,设计能够降低容错运算开销同时提升系统协同工作能力的优化方案,从而在提高GPGPU程序的可靠性的同时降低容错设计所带来的额外开销.通过对典型实例的测试验证了所提出的方案的可行性以及性能.     

一种低开销的抗SEU锁存器

随着微电子技术的不断进步,集成电路工艺尺寸不断缩小,工作电压不断降低,节点的临界电荷越来越小,空间辐射引起的单粒子效应逐渐成为影响芯片可靠性的重要因素之一。针对辐射环境中高能粒子对锁存器的影响,提出了一种低开销的抗SEU锁存器(LOHL)。该结构基于C单元的双模冗余,实现对单粒子翻转的防护,从而降低软错误发生的概率。Spice模拟结果显示,与其他相关文献中加固锁存器相比,LOHL在电路面积、延迟和延迟-功耗积上有优势。