32位RISC微处理器内部时钟电路的设计

本文介绍了一种用于32位超标量RISC微处理器(SM603e)内部时钟产生器的锁相环电路。该锁相环的锁定时间低于15us，功耗小于10mW。文中主要讨论了鉴频鉴相器、电荷泵、滤波器以及压控振荡器的电路实现方案并且给出了部分仿真波形。锁相环支持内外时钟频率比是：1、1．5、2、2．5、3、3．5、4，而且支持多种静态功耗管理下的掉电功能。     

新型锁相频率合成器的设计

文中提出了一种新型锁相频率合成器的设计实现方法.这种锁相频率合成器的各个部件都进行了优化设计,其中鉴相器采用了加入反相器链取出输入信号边沿的结构很好的消除了鉴相死区;电荷泵采用了差分电路结构消除了跳跃现象;压控振荡器采用了电流模驱动延迟环结构得到了优良的性能;尤其是分频器的设计采用了内、外两分频器的结构,通过改变两个分频器的倍频数N和M的值,可以合成多种时钟频率.     

DSP内嵌PLL中的CMOS压控环形振荡器设计

介绍了一种用于DSP内嵌锁相环的低功耗、高线性CMOS压控环形振荡器.电路采用四级延迟单元来获得相位相差90.的正交输出时钟,每级采用调节电流源大小,改变电容放电速度的方式.基于SMIC 0.35μm CMOS工艺模型的仿真结果表明,电路可实现2MHz至90MHz的频率调节范围,在中心频率附近具有很高的调节线性度,且总功耗仅为3.5mW.     

一个改进型CMOS电荷泵锁相环的设计

本文针对传统电荷泵电路的非理想效应,对CMOS锁相环中的电荷泵电路进行了改进,设计了一种采用电流控制技术的新型pump-up电荷泵.采用标准chartered 0.35um/3.3V模型,通过Cadence Spectre仿真,仿真结果显示,该锁相环有效地抑制了电荷共享和电流失配非理想特性的影响,消除了锁相环输出抖动,可稳定输出13.56MHz时钟信号,稳定时间小于11.2us,功耗小于 18mW.     

一种用于高速PLL的CMOS电荷泵电路的设计

通过对电荷泵电路中存在的电荷注入、时钟馈通、电荷共享等现象的分析,设计了一个新型的高速电荷泵锁相环.电荷泵的设计是根据Mentor Graphics的eldo平台仿真CMOS0.35um技术.工艺,.仿真采用3.3V电源电压供电,功耗为0.47mW.仿真结果表明,该电荷泵电路可以很好地满足高速锁相环电路的要求.     

一种快速锁定锁相环的方案设计

提出了一种锁相环快速锁定的方案,在传统锁相环基础上,额外设置辅助充电模块,此模块可实现在输入参考时钟与反馈时钟频率差距较大时,提供大电流对滤波器中的电容充电,在临近锁定状态时退出快速锁定模式切断充电通路,因此极大地缩短了的锁定时间,并基于电路仿真验证了方案的可行性与稳定性。     

应用于谐振式微悬臂梁接口电路的锁相环设计

针对谐振式微机电系统(MEMS)微悬臂梁传感器对接口电路自动锁频的需求,设计一种输出幅度约为400mV正弦波锁相环(PLL)电路,与MEMS悬臂梁单片集成构成闭环自激/检测系统.PLL电路设计了一种改进的差分型环形压控振荡器结构,既实现电压控制也可通过电流调控,以及死区时间优化的鉴频鉴相器,高匹配的电荷泵等电路.传...     

一种实现快速锁定的锁相环的研究

本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计．在0．6μm标准CMOS工艺、3．3V工作电压下，使用应用广泛的高速鉴频鉴相器（r11SPC）结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的112。     

无晶振快速锁定高精度锁相环设计

提出了一种无晶振锁相环结构,可快速锁定所需频率,并对模拟和数字模块分别进行了验证。模拟模块原理与经典结构相似,数字跟踪分频器模块利用初始时PLL不精确时钟搜索系统中的信号,根据搜索到的基准时钟调整PLL的输出,只需一个主机基准信号就可精确锁定所需的时钟频率。     

可编程控制移相器设计与实现

本论文主要研究了锁相环的特性,得出通过加入控制电压,可以得到不同的移相信号.然后将原始信号和输出信号与移相后的信号通过鉴相器来比较,将比较结果通过MCU辨别是否达到要求;若没达到要求就将输出信号继续输入移相,直到达到要求后再停止.其中锁相环是用到74HC4046,它是一个集成的低功率锁相环,其中集成了一个VCO,三个鉴相器.通过74HC4046和辅助电路的设计来实现一定范围的移相.     

UPS中软件锁相环的设计

针对UPS可能出现的输出与市电不同相的问题,利用DSP设计UPS的软件锁相环,给出硬件电路和软件流程图。     

Compiler transformations for effectively exploiting a zero overhead loop buffer

A Zero Overhead Loop Buffer (ZOLB) is an architectural feature that is commonly found in DSP processors. This buffer can be viewed as a compiler managed cache that contains a sequence of instructions that will be executed a specified number of times without incurring any loop overhead. Unlike loop unrolling, a loop buffer can be used to minimize loop overhead without the penalty of increasing code size. In addition, a ZOLB requires relatively little space and power, which are both important considerations for most DSP applications. This paper describes strategies for generating code to effectively use a ZOLB. We have found that many common code improving transformations used by optimizing compilers on conventional architectures can be easily used to (1) allow more loops to be placed in a ZOLB, (2) further reduce loop overhead of the loops placed in a ZOLB, and (3) avoid redundant loading of ZOLB loops. The results given in this paper demonstrate that this architectural feature can often be exploited with substantial improvements in execution time and slight reductions in code size for various signal processing applications. Copyright © 2004 John Wiley & Sons, Ltd.     

锁相环频率合成器中分频器设计

从工程的角度出发,设计两个应用于锁相环频率合成器的可编程分频器电路,一个采用脉冲吞除技术的可编程分频器,另一个是具有新颖结构,能实现1:1占空比的奇数分频器.同时,详细研究了分频器设计中的关键问题.最后,采用1st Silicon 0.25um的CMOS混合信号工艺对分频器电路进行了仿真,仿真结果表明分频器设计的正确性.     

一种消除时钟漂移的缓冲器深度计算方法

在SDH通信系统中,通常都是使用缓冲存储器,保障时钟的同步及其数据流的平衡问题.为了使缓存正常工作,避免上溢或下溢现象,必须选择合适的缓存深度.根据实际网元应用,提出了计算合适缓冲存储器深度的方法,以避免缓冲存储器的滑动损伤.     

A single layer zero skew clock routing in X architecture

With its advantages in wirelength reduction and routing flexibility compared with conventional Manhattan routing, X architecture has been proposed and applied to modern IC design. As a critical part in high-performance integrated circuits, clock network design meets great challenges due to feature size decrease and clock frequency increase. In order to eliminate the delay and attenuation of clock signal introduced by the vias, and to make it more tolerant to process variations, in this paper, we propose an algorithm of a single layer zero skew clock routing in X architecture (called Planar-CRX). Our Planar-CRX method integrates the extended deferred-merge embedding algorithm (DME-X, which extends the DME algorithm to X architecture) with modified Ohtsuki’s line-search algorithm to minimize the total wirelength and the bends. Compared with planar clock routing in the Manhattan plane, our method achieves a reduction of 6.81% in total wirelength on average and gets the resultant clock tree with fewer bends. Experimental results also indicate that our solution can be comparable with previous non-planar zero skew clock routing algorithm. Supported in part by the National Natural Science Foundation of China (Grant No. 60876026), and the Specialized Research Fund for the Doctoral Program of Higher Education (Crant No. 200800030026)     

有界延迟下FDL缓存队列性能分析

为了有效解决光缓存中的分组竞争冲突问题,提出一种基于缓存时间有界的光分组排队算法,采用有界延迟机制并建立相关队列模型.在提出的模型中,根据缓冲区剩余工作量的概率分布,开发出一个递归方程组用于计算缓存中分组丢失的数量,同时得到几种相关性能参数的解析表达式.重点研究了增加冗余包对缓存性能的影响,并评估不同FEC编码方案的效率.然后在MATLAB下对上述模型进行仿真分析,实验结果验证了模型的正确性和有效性.     

基于CORDIC算法的载波同步锁相环设计和实现

研究了一种利用CORDIC算法的矢量及旋转模式对载波同步中相位偏移进行估计并校正的方法.设计并实现了基于CORDIC算法的数字锁相环.通过仿真,验证了设计的有效性和高效性.     

低噪声PLL应用的最佳环路带宽仿真设计

本论文在环形压控振荡器基础上,通过分析一个电荷泵PLL的离散时间模型,给出了在低噪声锁相环（PLL）应用方面的寻找最佳带宽的方法。仿真使用了VerilogA语言PLL模型,结果与理论预期相比,显示了很好的一致性。