一种Ka频段瓦片式接收组件的设计与实现

根据机载卫星通信系统低轮廓天线的需求,应用微组装工艺设计了一种由53层LTCC微波基板组成的Ka频段2×2瓦片式接收组件,集成了低噪声放大器、移相器、衰减器及微波分合路网络等电路。对瓦片式组件的垂直互联、通道间互耦等关键技术开展了研究,采用补偿的同轴结构、优化腔体布局等措施解决了垂直互联传输损耗大及通道相互干扰的问题。采用BGA球进行基板间三维高密度互联,集成了34只各类元器件。测试结果与方案设计指标一致,接收组件噪声系数小于2.1 d B,通道增益大于20 d B,功耗小于0.5 W,重量仅为3 g,尺寸为14.2 mm×14.2 mm×4.5 mm。     

Ka频段八波束接收组件的设计与实现

介绍了一种Ka频段八波束接收组件的设计方法和关键技术。为实现八波束及1.6 GHz瞬时带宽的要求,在接收组件中集成了实时延时芯片,并提出了射频组件三维垂直互联与射频信号交叉传输的方法,同时采用多芯片组装技术、多功能芯片技术等高密度集成方法实现组件装配。研制的接收组件具有高集成度,噪声系数等关键指标在10 dB的数控衰减下小于3.5 dB,较传统组件在尺寸、质量及波束数量上具有较大优势。     

一种高频谱纯度的C频段宽带频率合成器设计

为了提高频综的频谱纯度,提出了一种新型多级子谐波混频锁相环的设计方法,研制了一款超低相噪频综。介绍了该频综的设计方案,分析了关键技术,仿真和论证了相位噪声和杂散抑制等主要指标,最后对该频综进行了研制和实际测试。测试结果如下：工作频率为4 500~7 600 MHz,频率步进小于1 kHz,相位噪声优于-123 dBc/Hz@25 kHz,频率切换速度小于75 μs,杂散抑制大于70 dB,均满足设计要求,设计方案比较合理可行。采用该方法设计的频综具有小步进、低相噪、换频速度快、低杂散等特点,可用于高性能电子战接收机中,具有广阔的应用前景。     

一种新型相控阵接收组件的设计与实现

大规模相控阵系统天线数量数以万计,推广使用受系统开发时间长、外场升级不便和成本过高等因素的制约。提出了一种通用且可应用于不同阵列规模的接收组件实现方案,从射频输入,数字波束形成,最终通过光纤接口传输数据。详细描述了接收组件的硬件架构与接口的设计与实现,对工程应用以及测试结果进行了分析。测试结果表明,新型相控阵接收组件体积小、功耗低、性能指标高、可扩展性强,满足大规模相控阵系统的需求。     

一种C波段收发组件的研制

收发组件是有源相控阵雷达的关键部件,其设计的成功与否,决定了整部雷达的成本、可生产性和系统性能。本文介绍了一种C波段大功率收发组件的技术要点和研制结果。从产品设计和生产调试的情况可以看出,该收发组件具有输出功率大,功率密度高,控制精度准确,一致性好,调试工作量小,适合批量生产等特点。     

一种Ka频段高密度高集成瓦式T组件的设计

介绍了一种Ka频段瓦式T组件的设计方法和关键技术.采用多层印制电路板(Printed Cir-cuit Board,PCB)技术,实现了无源网络和馈电网络集成在同一块多层电路板上,滤波功能层和天线一体化集成,利用毛纽扣实现了组件的三维垂直互联.采用互补金属氧化物半导体(Complementary Metal Oxide...     

一种新型Ku频段瓦式T/R组件的研制

介绍了一种基于非接触式垂直互连、大功率高密度集成芯片组和低成本高密度混合电路的Ku频段半双工瓦式高发射功率T／R组件的集成方案。研制了16通道T/R组件原理样机,体积为36 mm×36 mm×21 mm,质量为65 g。每个信道的发射功率大于7 W,幅度一致性均方根误差（RMS）优于0.5 dB,相位一致性RMS优于4°。对比相似功能单通道发射功率仅0.5 W的砖式TR组件,其体积缩减一半以上,质量缩减2/3以上。     

一种W频段频率步进雷达频率源的相位补偿方法

介绍了频率步进雷达信号实现距离高分辨的工作原理.针对采用步进频信号的某W频段末制导雷达在系统调试过程中,由于频率源本振和激励源不同频点的相位差不同造成距离像畸变的情况,分析了信号相位变化对高分辨距离像的影响,根据步进频信号距离高分辨的原理,提出一种对各频点间相位差进行相位补偿的方法.计算机仿真结果表明其可行性,并在试验中对该方法进行了验证.通过该方法可以不用对步进频信号各频点的相参性过高要求,即可得到高分辨距离像,达到理想的距离分辨率,有效降低了W频段频率源设计和调试的难度.     

一种新颖的Ka频段T/R组件立体混合集成封装

介绍了一种新颖的Ka频段T/R组件立体混合集成封装.针对Ka频段T/R组件高频率和高密度的特点,提出了一种新颖的多层组装和双面密封的立体电路结构,采用软基片、FR-4等简单成熟工艺,实现了Ka频段M- MCM的混合集成.该封装具有集成度高、散热性好和可靠性高等特点,能够应用于Ka频段二维有源相控阵T/R子阵的工程研制.     

一种带曲率补偿的低温漂低功耗带隙基准源设计

基于OKI(冲电气工业株式会社)0.5μm BCD(Bipolar,CMOS and DMOS)工艺,设计了一种带曲率补偿的低温漂低功耗带隙基准电压源。采用放大器钳位的传统实现方式,将一个类指数性质的电流叠加到基准源的核心部分,达到曲率补偿的效果。仿真结果表明,在5 V供电电压下,223~423 K(–50~+150℃)内,基准电压的波动范围为1.175~1.182 V,温漂为2.15×10–6/K,具有较高精度,低频时电路电源抑制比为–64 d B,整体静态电流仅为5.6μA。     

一种具有温度补偿的低功耗张弛振荡器

提出了一种具有温度补偿和数字修调的低功耗CMOS张弛振荡器。基于阈值电压和偏置电流的匹配技术实现输出频率的1阶温度补偿,保证输出频率在大温度范围内的高稳定性。采用数字修调技术,校正工艺偏差引起的频率偏差。因此,该振荡器的输出频率对温度、电源电压和工艺偏差不敏感。振荡器采用0.18 μm CMOS工艺进行设计,使用Cadence进行仿真验证。结果表明,在1.8 V电源电压下,消耗电流为400 nA;在－40 ℃~125 ℃温度范围内,输出频率变化小于±1%;在1.5~2.5 V电源电压变化范围内,频率偏差小于1%。     

具有增益均衡功能的新型宽带MMIC放大器

由于行波管"山丘状"功率增益特性需要补偿,提出了具有增益均衡功能的新型宽带单片放大器结构。利用FET作可调元件的嵌入式低损无源滤波网络实现了增益均衡功能。设计中采用了有别于传统的分布放大器形式,选择了高效率高增益级联型单级分布放大器结构。研制出的嵌入增益均衡滤波网络的三级级联型单级分布放大器,在6～14GHz频带范围内,仅使用5个0.25×120μmp HEMT,小信号增益15.5±1.3dB;输入输出反射损耗<-10dB;NF<8dB;频带中部引入的电调衰减幅度超过7dB。芯片面积为2.48mm×1.25mm。验证了此新型电路结构的可行性。     

A 1.25 Gbps DC-coupled laser diode driver with VBE compensation technique

A 1.25 Gbps integrated laser diode driver (LDD) driving an edge-emitting laser has been designed and fabricated in 0.35 μm BiCMOS technology. The IC can provide independent bias current (5-100 mA) with automatic power control, and modulation current (4-85 mA) with temperature compensation adjustments to minimize the variation in extinction ratio. This paper proposed an unique modulation output driver configuration which is capable of DC-coupling a laser to the driver at +3.3 V supply voltage; and combined a V_BE compensation circuit, the IC can operate at a wide temperature range (−40 to 85 °C) for date rates up to 1.25 Gbps. V_BE compensation technique is used to compensate for variation in V_BE over the operating temperature range so as to minimize the variations in rise and fall time of modulation output over temperatures.     

一个具有改进开关逻辑的12位1MHz采样速率的低功耗逐次逼近型模数转换器

作为数据采集系统中的关键模块,逐次逼近型模数转换器的功耗决定了整个系统的功耗水平。本文给出了一个具有改进开关逻辑的12位1MHz采样速率的低功耗逐次逼近型模数转换器。通过采用所提出的开关逻辑,该逐次逼近型模数转换器的功耗和面积跟采用传统开关逻辑的逐次逼近型模数转换器相比都会有很大的降低,其中开关逻辑的平均功耗大约降低了80%,总的电容面积减小50%。不仅如此,文章还提出了一种简化的数字控制逻辑来降低数字控制电路的功耗和面积。仿真结果表明和传统的数字控制逻辑电路相比,提出的简化数字逻辑的功耗可以减小大约50%。所设计的芯片在标准的0.35微米的CMOS工艺下进行了流片,芯片内核的面积为1.12平方毫米。在-55℃到150℃温度变化范围下,芯片100KHz的输入信号可以测得64.2dB的SNDR。在给定3.3V的电源电压下,芯片的功耗仅为0.72mW。