同步DS/CDMA中横向均衡器的性能分析

本文研究了在同步直接序列码分多址 (DS/CDMA)系统中 ,横向均衡器抑制多址干扰 (MAI)的能力 ,在最优Wiener解的基础上 ,证明了横向均衡器的性能优于解相关检测 ,计算结果验证了以上结论。     

A 40-mW 55 Mb/s CMOS equalizer for use in magnetic storage readchannels

A monolithic active equalizer in 2-μm CMOS technology is described, suitable for use in magnetic storage read channels employing peak-detection. Computer simulation of the channel and numerical optimization of equalizer performance have led to a 4-pole equalizer which outperforms conventional 7-pole linear-phase pulse-slimming equalizers. Circuits with matched and scaled stray capacitances use low transconductance amplifiers, with a total on-chip power dissipation of 40 mW (excluding output buffers). A master-slave architecture tunes filter pole frequencies and quality factors (Q) to their nominal values against process and temperature variations     

A 35 Mb/s mixed-signal decision-feedback equalizer for disk drivesin 2-μm CMOS

A 35 Mb/s mixed-signal adaptive decision-feedback equalizer (DFE) has been implemented in a 2-μm CMOS technology. The DFE has four feedback taps for cancelling intersymbol interference (ISI) and one tap for cancelling dc offset. The ISI is cancelled using fully differential analog circuits. Coefficient adaptation is digital, and two adaptation rates are available. The DFE occupies 24 mm² and dissipates 165 mW     

数字参量均衡器的精度分析

数字参量均衡器有中心频率、增益和Q值3个可调参数,但其精度一般没有标注.以5种常用数字参量均衡器算法和Adobe Audition 3、Steinberg Cubase 5两种软件为研究对象,通过MATLAB得到数字参量均衡器幅频响应,对3个参数的精度进行了分析.数据统计分析结果表明,5种数字参量均衡器算法的中心频率、增益精度高,标准差分别为0.00 Hz,0.00 dB.Q值的精度与算法有关,其中数字域直接设计法的Q值精度最高,均值最大绝对误差为0.09,标准差为0.12,模拟直接法的Q值精度最低,均值最大绝对误差为3.39,标准差为43.相对数字域直接设计算法,Adobe Audition 3和Steinberg Cubase 5的参量均衡器3个参数精度稍低一些.     

同轴均衡器等效电路模型研究

建立了同轴均衡器单子结构的等效电路模型,从理论上解释了均衡器单子结构谐振腔的最大衰减量及谐振频率的变化规律。根据等效电路分析知:当探针插入深度增加时,谐振频率变低,衰减幅度变大;当腔长变长,谐振频率变低,衰减变小。计算机仿真结果和调试情况证明了等效电路的正确性。     

A 60 MBd, 480 Mb/s, 256 QAM decision-feedback equalizer in 1.2μm CMOS

Using a combination of architecture optimization techniques and unconventional circuit designs, a 60 MHz decision-feedback equalizer (DFE) chip is presented for high-bit-rate digital modem applications. The equalizer can accommodate quaternary phase-shift keying (QPSK), and 16, 64, and 256 quadrature amplitude modulation (QAM) and achieves a peak throughput rate of 480 MB/s. The chip contains four complex-valued programmable filter taps and incorporates coefficient updating circuitry for implementing the LMS adaptive algorithm with user-selectable adaptation step sizes. Cut-set retiming architecture techniques were used so that the chips could be cascaded to implement longer equalizer lengths without any speed degradation, and a circuit design technique called adaptively biased pseudo-NMOS logic (APNL) was adopted to reduce on-chip critical-path delays. The fully parallel chip architecture achieves a computational throughput of 1.44 billion operations per second (GOPS)     

基于小波神经网络的自适应均衡器的研究

提出了基于小波神经网络的通信信道自适应均衡器 ,给出了这种均衡器的结构和训练算法。理论分析和计算机仿真均表明 ,与线性均衡器相比 ,基于小波神经网络的均衡器具有更快的收敛速度 ,是一种前景广阔的均衡器。     

622Mb／s光接收机

本文介绍的光接收机码率为６２２Ｍｂ／ｓ，接收灵敏度为－３１ｄＢｍ、符合ＣＣＩＴＴ关于光同步数字传输网的Ｇ．９５７标准。以此接收机进行了１１０公里的光纤传输试验，连续８小时实测误码为零。     

100 Mb/s 12 km and 400 Mb/s 8 km optical-fibre transmission experiments

Nonrepeated optical-fibre transmissions, 100 Mb/s 12 km nonequalised and 400 Mb/s 8 km, at a wavelength of 830 nm have been realised experimentally by an extensive use of recently developed high-performance optical devices and fibres.     

800 Mb/s optical-repeater experiment

An optical-transmission error-rate experiment is described in which the carrier generator is a directly modulated double heterojunction AlGaAs laser. It is shown that 800 Mb/s modulation can be achieved with sufficiently high quality that the received signal can be regenerated with error rates in accordance with predictions based on Personick's theory.     

一种新颖的用于Turbo均衡的均衡器

针对符号间干扰信道，从接收信号序列服从联合高斯分布的假设出发，使用增扩的实矩阵表达推导出了一种新颖的均衡器-联合高斯均衡器，并给出了低复杂度的计算方法。使用这种低复杂度均衡器和新反馈策略的Turbo均衡系统与传统的基于最小均方误差均衡器的Turto均衡系统相比不仅性能上有显著提高，而且复杂度大大降低。     

最小二乘法自适应均衡滤波研究

均衡技术是对码间干扰进行适当处理,以补偿信道畸变的技术.通常把采用均衡技术来补偿码间干扰的处理器称为均衡器[1].设计了一种采用递归最小二乘的自适应算法的均衡滤波器,仿真结果显示均衡器可以降低码间干扰,降低误码率.     

基于带间干扰模型的音频图示均衡器的设计

图示均衡器传统上由滤波器组实现。由于滤波器组的带间干扰不可避免,传统算法得到的频响曲线与设计要求通常有所偏差,或者是复杂度太大,不适合实时计算。当相邻频段都需要抬升或衰减时,传统算法得到的频响曲线不平坦,有明显波纹。针对此问题,本文研究了滤波器组带间干扰的数学模型,分析了图示均衡器中钟形滤波器的峰值增益与其阻带频响的关系。最后,本文提出了一种基于带间干扰模型的设计方法,利用数值计算列出了参考值,降低了算法复杂度,获得了较为平坦的频响曲线。     

一种新的常系数Blind自适应数字均衡器

提出了一种具有估计幅值可调的线性常系数Blind自适应均衡器算法。克服了在一般的常系数Blind自适应算法中 ,由于估计幅值选择不合适 ,所造成加权矢量不收敛的缺点。使NCMA算法 (theNormalizedConstantModulusAlgorithm)更具有通用性     

155Mb/s光通信用CMOS自动增益控制跨阻前置放大器

采用华润上华的0.6μm标准CMOS工艺设计了一种应用于光纤通信系统STM-1速率级别的自动增益控制(AGC)跨阻前置放大器.为了扩展输入动态范围,采用自动增益控制技术监控输入电流中与电流幅度成正比的直流分量的变化.当输入信号过大时,降低电路的跨阻增益,从而避免输出波形出现严重失真.通过分析电路中几个主要元件对等效输入噪声电流的贡献,给出了噪声性能优化的方法.测试结果表明,在5V电源电压下,小信号时电路差分跨阻增益达到91.7dBΩ(38.5kΩ),-3dB带宽125MHz,最大输入光功率0dBm,平均等效输入噪声电流谱密度为4.8pA.功耗为180mW.芯片面积为0.7×0.4mm².     

基于最小二乘支持向量机的自适应盲均衡器

提出了一种普适性较强的基于最小二乘支持向量机(LSSVM)的自适应盲均衡器(ABSVME)。该方法根据信号的特征恢复思想,将LSSVM均衡器的输出进行过采样,构造具有时间去相关特性的代价函数,结合Kumar快速算法和静态迭代学习算法在线跟踪信道。通过仿真实验,并与传统恒模盲均衡器和最大似然序列估计均衡器进行比较,结果证明该方法具有优良的非线性均衡能力。     

一种用于IMDD光系统的低复杂度非线性均衡器

色散导致的信号相位变化经平方律检测后转化为非线性损伤,限制了C波段强度调制直接检测(IMDD)光系统性能。传统Volterra非线性均衡器(VNLE)可以补偿此类非线性损伤,但实现复杂度极高,不适合低成本、短距离传输系统。Neighbor-grouped Volterra非线性均衡器(NG-VNLE)通过简并具有相同系数的Volterra项从而大幅降低了实现复杂度,但简并操作也使得Volterra非线性项之间的差异被忽略,均衡性能有所下降。提出了一种用于IMDD光系统的低复杂度非线性均衡器,通过引入基于绝对值的非线性项,补偿了被忽略的Volterra项之间的差异;基于直调激光器(DML)的IMDD光系统的107 Gb/s四电平脉冲幅度调制(PAM4)C波段传输,测试了新提出的非线性均衡器性能,实验结果表明其性能与传统VNLE相近,且实现复杂度降低了28%。     

双判决反馈均衡的改进算法研究

本文提出了双判决反馈均衡器（DDFE）的一种改进结构－双DDFE（Dual DDFE)。模拟研究表明,双DDFE性能要比DDFE提高0．5dB-1dB,而其实现复杂性相对于DDFE增加不大。     

A low power 3.125 Gbps CMOS analog equalizer for serial links

A CMOS analog equalizer is designed to meet the different high speed communication specifications,such as USB 2.0,PCI-E and rapid IO.The proposed circuit architecture could facilitate the wide frequency scale ranging from 1 to 3.125 Gbps by adjusting the locations of pole and zero,so that the circuit can change its response accordingly as the channel characteristic alters.In order to balance the parasitic capacitors in the internal point,symmetric switches are addressed to generate the equal load for dif...     

一种用于3.125Gbps高速互连的低功耗模拟均衡器

设计了适用于多种高速通信指标(USB2.0, PCI-E,Rapid IO)的CMOS模拟均衡器. 提出的电路结构可以覆盖1Gbps到3.125Gbps的频率范围,频率的调节是通过调整均衡器的零极点位置而获得的,所以这个电路可以根据信道特性的不同来相应的调整系统的频率响应。为了平衡内部结点的寄生电容,对称开关分别用在了两个差分信号路径上以保持两个差分信号有相同的负载。该芯片采用0.13um CMOS 1P8M工艺,实际的面积为0.49 × 0.5 mm2。测试表明,该芯片经过3m RG-58同轴线缆和50cm 印制电路板走线之后,可以稳定的传输3.125Gbps的伪随机码流。芯片的整体功耗大约为14.4mW.