80C／80C186微处理器功能图形的生成

1 概述微处理器是一种功能很强、集成度又很高的芯片。由于该电路的内部结构非常复杂,并且可控制性和可观察性又较差,这给其测试程序的功能测试图形开发带来很多困难。多年来,许多专家和学者从不同角度研究这类器件功能测试图形的产生方法,“硬件学习法”就是众多方法中的一种简单实用的方法。所谓“硬件学习法”(也称“正品抄录法”)是在准备测试图形的     

16位单片机测试技术研究

集成电路测试是保证产品质量的重要手段，如何检测MCU类复杂大规模集成电路是测试的难点。文章以实际测试过的电路80C196KC为例，详细地介绍了“硬件学习法”生成测试码点的硬件构成和测试向量的采集方法。为实现对80C196KC丰富指令及各种寻址方式的完全测试，给出了测试指令的序列结构和数据结构。在此基础上给出了生成测试向量、测试A／D转换器及直流、交流参数的测试方法.     

16位计数器／定时器的特性与应用

16位计数器／定时器主要用来计算外设时钟（PCLK）或外部供电时钟的周期,并且可根据4个匹配寄存器的值在指定时间处产生中断或执行其他操作。每个计数器／定时器都包含1个捕获输入,用来在输入信号跳变时捕捉定时器的瞬时值,同时也可以选择产生中断。     

基于地址重映射技术的S3C4510微处理器的启动代码设计

ARM系列CPU以其体积小、功耗低、成本低、高性能的特点而得到广泛应用。对ARMCPU进行C语言编程需要启动代码。启动代码通常用汇编语言编写,用来引导C语言程序运行,并完成一些C语言不能或不便完成的功能。文中面向ARM7TDM I微处理器S3C4510设计,通过地址重映射技术,实现了一种能直接在RAM中运行、有中断向量表的启动代码,大大方便应用程序的开发。     

M16C／5L与M16C／56群16位MCU

瑞萨科技正式推出M16C／5L和M16C／56群的14款新产品。这些新产品属于M16C／Tiny系列16位微控制器（MCU）,是用于汽车车身和底盘控制应用的M16C家族的新型16位MCU。新品的样品将从2008年10月开始在日本交付。     

PTN网络测试技术研究

随着运营商全业务网IP化的发展,承载传送网IP化已是大势所趋。PTN(分组传送网)技术自提出后便得到快速发展,已成为本地城域传输网IP化演进的主流技术之一,在现网中获得了大量应用。文章介绍PTN网络的产生背景和主要技术优点,详细阐述PTN网络测试技术,包括PTN网络的以太网性能测试、网络保护能力测试、设备性能测试及QoS(服务质量)功能测试。     

高性能16位单片微控制器80C167的特性及应用

80C167是新一代 16位CMOS高性能单片微控制器 ,它具有优异的特性 ,较高的性能 /价格比 ,可胜任多领域复杂、高速实时系统的控制任务。文中介绍了其主要特点 ,并给出了一个实际应用的例子     

基于E-TSPC技术的10 GHz低功耗多模分频器的设计北大核心CSCD

基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。     

超快速IV测试技术-半导体器件特性测试的变革

在线座谈(Online Seminar)是中电网于2000年推出的创新服务,通过"视频演示+专家解说+在线问答"三位一体相结合的形式,充分发挥网络平台的便捷性,实现了先进半导体技术提供商与系统设计工程师的实时互动交流,其形式和内容都广受电子行业工程师的好评。本刊每期将挑选一些精华内容整理成文,以飨读者。欲了解更多、更详细的内容,敬请登录http://seminar.eccn.com。     

面向ISO18000-6C协议的无源超高频射频识别标签芯片设计

本文提出了一种面向ISO18000-6C协议的无源超高频射频识别标签芯片设计。为了降低芯片的成本和功耗,本文设计了一种低功耗且不含电阻的稳压电路,一种低功耗且频率精度达到4%的时钟产生电路,以及一种新颖的具有大动态范围的ASK解调电路。本文还阐述了基于门控时钟技术的低功耗数字基带电路设计。该标签芯片的总功耗约为14微瓦,灵敏度达到-9.5dBm,读取距离可达5米。整个标签采用TSMC 0.18um CMOS工艺实现,芯片尺寸为880um880um。     

一种用于多位Δ-Σ数据转换器的动态器件匹配技术电路

分析了两种应用于多位Δ-Σ数据转换器的匹配技术及它们存在的问题,在此基础上分析和设计了一种动态匹配的结构和具体电路。该结构和电路克服前面两种匹配技术存在的问题,使每一个单元DAC用到次数一样,从而使DAC之间的匹配误差调制到高频,同时根据这种结构设计出一种简单的电路,只有一个寄存器和没有输出信号的反馈。最后给出了相应的仿真结果。     

一种误码率为10-12的750MHz半数字结构时钟和数据恢复电路的研究

A semi-digital clock and data recovery (CDR) is presented. In order to lower CDR trace jitter and decrease loop latency, an average-based phase detection algorithm is adopted and realized with a novel circuit. Implemented in a 0.13 μm standard 1P8M CMOS process, our CDR is integrated into a high speed serial and de-serial (SERDES) chip. Measurement results of the chip show that the CDR can trace the phase of the input data well and the RMS jitter of the recovery clock in the observation pin is 122 ps at 75 MHz clock frequency, while the bit error rate of the recovery data is less than 10 × 10^-12.     

基于边界扫描技术的Flash测试技术研究

提出了一种片内存储器的可测性设计方法.在详细分析了边界扫描技术的结构,功能与控制原理的基础上:设计了一种存储器测试接口.该接口符合JTAG标准(IEEE 1149.1标准),其中包含了标准的指令寄存器设计,用来控制访问不同的扫描链.在权衡了测试效率和芯片面积的基础上,提出了一种在线测试器电路的设计方法.实验表明,该测试电路可以以小的面积开销而节省大量测试时间.     

4×10Gb/s OTDM复用与解复用结构优化技术研究

基于40Gb/s OTDM复用结构,利用电吸收调制器(EAM)及时钟提取模块组成的解复用模型,实现了10GHz时钟分量的提取和信号的解复用.针对OTDM复用后信号的非等幅现象以及对应频谱中含有10GHz、20GHz等其他频谱分量的情况,进行了仿真分析及讨论.同时通过实验对不同的时钟提取与解复用结构提取出的时钟信号的质量进行了对比,优化了解复用结构,得到了抖动更小的帧时钟信号.     

基于TL16C552的DSP串并行通信扩展技术研究

TL16C552是TI公司生产的异步通信芯片 ,该芯片可在通信系统的实时性要求较高时 ,用来实现系统的高速串行通信和打印口扩展 ,从而增强系统的通信接口控制能力。文中介绍了TL16C552的性能及与通信有关的寄存器 ,给出了TL16C552在DSP器件TMS320VC33与PC机通信系统中的硬件应用电路及通过TMS320VC33初始化TL16C552的软件编程     

一种采用斩波稳零技术的16位,96kHz带宽Σ-Δ AD转换器

介绍了一个16位精度Σ-Δ型模拟数字转换器.它由一个模拟的调制器和一个数字降采样滤波器组成.调制器采用了传统的单环两阶的结构,在第一阶调制器中采用了斩波稳零技术来消除电路的闪烁噪声.数字的降采样器包括多相梳状滤波器和波数字滤波器,功耗低,面积小.实验结果表明转换器获得了92dB的动态范围和96kHz的带宽.整个芯片由0.18μm六层金属CMOS工艺制造,芯片面积为2.68mm2,功率消耗仅为15.5mW.