基于FPGA的有限域求逆算法的改进及实现

介绍了椭圆曲线密码和超椭圆曲线密码算法中一个重要的模块——求逆模块。分析并比较了现有的3种求逆算法,提出了针对FPGA快速实现的改进算法。根据改进的算法设计了求逆的硬件框图,并用VHDL实现了该设计。该设计使用Altera公司的Quartus II软件在EP1S10F780C6上进行编译、综合、布局布线。实验结果证明,该改进的算法无论在速度上还是在芯片面积上都具有比以往的算法更优秀的性能。     

基于FPGA的Systolic乘法技术研究

Systolic乘法是一种基于SIMD-MC2模型的矩阵乘算法,无法直接应用在单独的嵌入式系统中,所以提出一种采用FPGA技术实现Systolic乘法的方法。该方法将FPGA的硬件并行特性与巧妙的并行算法结合起来,利用FPGA灵活可编程的特点,在FPGA内部设计了一种基于MC2模型的节点阵列来实现Systolic乘法。实际应用中,可以灵活地修改节点单元的数量和节点的功能来满足不同规模的运算矩阵需求并充分利用FPGA的资源。仿真结果验证了该方法的正确性。实际测试结果表明:该方法具有较快的速度和较高的实时性。     

基于FPGA的SM3算法优化设计与实现

介绍SM3密码杂凑算法的基本流程,基于现场可编程门阵列(FPGA)平台,设计SM3算法IP核的整体架构,对关键逻辑进行优化设计。选用Cyclone系列器件作为目标器件,与现有算法进行实现比较,结果表明SM3算法IP核耗费较少的逻辑单元和存储单元,具有最高的算法效率,可为密码片上系统产品的开发提供算法引擎支持。     

二进制域上椭圆曲线密码ECC的高性能FPGA实现

近年来,通信领域得到了巨大的发展,网上银行、移动通信等应用增加了资源受限环境下的安全需求。与传统密码算法相比,椭圆曲线密码体制(Elliptic curve cryptography,ECC)提供了更好的安全标准,为优化性能参数提供了更大的空间。为此,文中提出了一种高效的椭圆曲线密码硬件设计方案。该方案在已有研究的基础上,利用投影坐标系LD Montgomery阶梯算法对ECC中最核心的标量乘运算进行了研究,并对群运算层采用并行调度来缩短延迟;对于有限域运算,采用位并行乘法算法和改进的Euclidean求逆算法来实现;基于Xilinx Virtex-5和Virtex-7FPGA器件,在二进制域域长分别为163,233和283时实现了该体系结构。实验结果表明,该方案所需现场可编程门阵列(Field-Programmable Gate Array,FPGA)资源消耗更少,运算速度更快,与其他方法相比,硬件资源消耗减少了52.9%,标量乘法运算速度提高了5倍,能更好地适用于资源受限设备的应用。     

基于有限域的椭圆曲线密码体制的建立研究

使用椭圆曲线作为公钥密码体制的基础是由于定义义在有限上的椭圆曲线上点的集合可构成阿贝尔群,由此可定义其上的离散对数,即椭圆离散对数,而求此离散对数是非常困难的,由此双方构造公钥密码体制,但选择适合的曲线及在其上的计算又是复杂的,文中分析研究了利用有限域上的李圆曲线构建密码体制的相关问题,对于适于问题进行了分析秘而不宣仿佛 述了构建有限域上的椭圆曲线密码体制的思想及方法。     

用ARM和FPGA实现无线局域网的安全接入

无线局域网安全标准的发展对AP(access point)实现提出了更高的要求.本文通过分析几种新型WLAN安全标准的特点,设计了一种基于Samsung公司的S3C2510微处理器的硬件系统,用于实现WLAN的安全接入.针对AP系统密码运算能力不够的瓶颈,在硬件系统中增加了密码协处理器.该密码协处理器用FPGA芯片实现,具有良好的可扩展性,较好的解决了这个问题.     

用ARM和FPGA实现无线局域网的安全接入

无线局域网安全标准的发展对AP(accesspoint)实现提出了更高的要求。本文通过分析几种新型WLAN安全标准的特点,设计了一种基于Samsung公司的S3C2510微处理器的硬件系统,用于实现WLAN的安全接入。针对AP系统密码运算能力不够的瓶颈,在硬件系统中增加了密码协处理器。该密码协处理器用FPGA芯片实现,具有良好的可扩展性,较好的解决了这个问题。     

基于FPGA的数字滤波器乘法模块改进

乘法运算是数字滤波器中的核心操作,其性能的好坏直接影响整个滤波器的特性.在数字滤波器理论及常见实现方法的基础上,介绍了能高效实现固定常系数乘法的分布式算法原理,给出了在FPGA中用查找表实现FIR滤波器的算法设计.在乘法设计模块中,根据分析结果对算法的实现进行了改进,给出了减小误差的设计方案.该设计借助仿真软件对该方案进行验证,其结果表明数字滤波器的实现方法减小了误差,其性能优于传统的数字滤波器.     

基于FPGA的小波变换数字水印算法设计

基于现场可编程门阵列(FPGA)的硬件平台,研究和设计了小波变换的图像数字水印方案,从而提高了嵌入与提取图像数字水印处理的速度。     

基于布通率的FPGA装箱算法

提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布线所需的通道数.该算法和已有算法相比较,线网数和布线通道数都减少约30%. 算法的时间复杂度仍然是线性的.     

基于分治算法的ECC乘法器结构及实现

针对椭圆曲线密码体制中的有限域乘法运算,讨论基本的串行结构、并行结构以及串并混合结构乘法器的硬件实现及存在的缺陷,提出一种改进的乘法器结构。该结构利用分治算法,通过低位宽乘法运算级联,降低运算复杂度,减少所需的时钟数。FPGA实验结果证明新结构在相同频率下有更小的面积和时间乘积。GF（2^233）域上椭圆曲线点乘采用此结构一次计算仅需0．811ms,满足椭圆曲线密码体制的应用要求。     

一种FPGA配置文件压缩算法

基于现场可编程门阵列(FPGA)的可重构系统具有高性能和高灵活性,但随着FPGA规模的不断扩大,配置文件规模相应增加,导致可重构计算时间过长。该文提出一种FPGA配置文件压缩算法VLZW,降低了对片外存储器的容量要求,通过减少每次重构传送的配置数据缩短了系统重构时间。     

基于FPGA的双CPU容错控制器设计

基于冗余容错思想,设计基于现场可编程门阵列的双CPU容错控制器。该容错控制器在故障情况下可通过回溯重载进行故障判定和系统性能恢复,控制器控制律在传感器失效时能进行自我重构。仿真结果表明,该容错控制器通过冗余CPU的切换和控制律的重构实现了系统故障情况下的容错纠错功能。     

基于IMPULSE C的GF(P)域椭圆加密算法的硬件加速

研究了大素数域上的椭圆曲线加密算法,基于IMPULSE C语言,对该算法进行编程实现;在标准射影坐标系下,对点加和倍加算法进行并行化改进,并且在编程时利用编译器特性做了进一步的并行化。通过对加密算法合理的软硬件分割,将计算量大而且复杂的点乘运算作为硬件部分,通过现场可编程门陈列(FPGA)进行硬件加速;将加密协议的其他部分作为软件部分,在传统CPU上执行,并将硬件部分生成VHDL代码。分别进行加密算法的CoDeveloper的桌面仿真和生成的硬件VHDL代码的ISE综合仿真。最后将该加速设计在Xilinx Virtex-5 xc5vfx70t FPGA开发板上作了实现,基于FPGA的实验结果表明,P-192上点乘运算处理在133MHz时钟下用时2.9 ms,硬件资源分配合理,与现有的手工编写的HDL代码相比,具有并行加速优势。     

基于量子模型的快速FPGA布局算法

为能在全局范围内快速搜索到优化的布局结果,提出一种基于量子模型的布局算法,并结合传统模拟退火算法实现FPGA布局。测试结果表明,相比VPR布局算法,该算法的布局运行速度平均提高了2倍以上,时序性能提升了2%,且随着FPGA芯片和电路规模的不断增大,能有效提高FPGA的软件运行效率。     

基于FPGA的压砖机PLC加密控制系统

为使压砖机制造企业的合法利益免受严重侵害,该文在分析原控制系统的基础上,提出基于FPGA的具有加密功能的PLC控制系统,在通信电缆和PLC之间引入了加密板,采用VHDL语言为平台,开发了以有限状态机为内核的底层系统。经工业现场应用,验证了该控制系统的稳定性、可靠性和安全性。     

基于小型FPGA的快速AES算法研究

AES算法在实时数据加密中的应用对其处理速度及在FPGA中实现的功耗和成本提出较高要求。针对上述情况,介绍一种基于小型FPGA的快速AES算法的改进方法,通过微处理器完成AES算法中的密钥扩展运算,同时采用共享技术实现加密和解密模块共享同一密钥。实验结果表明,该方法可有效提高处理速度,节省FPGA资源,降低芯片功耗。     

基于FPGA的小型机器人无线通信系统

针对单处理器系统控制的无线通信系统在小型足球机器人比赛中存在丢包现象和实时性差等弊端,提出一种FPGA并行控制无线模块的解决方案,实现全双工通信。包括数据的无线发射、接收以及分包处理等模块,采用有限状态机设计发射、接收部分时序,结果证明该方案实现灵活、稳定性高、实时性好。     

基于FPGA的多模式匹配算法研究与实现

针对模式匹配软件算法速度慢、正确率低等问题,提出一种基于FPGA的硬件多模式匹配算法,通过设计窗口折叠的布鲁姆过滤器,有效减小资源消耗。与多级确认机制结合可降低虚警率,并采用不同于传统方式的并行结构提高查询速度,实现高效率无虚警的精确模式匹配。实验结果表明,采用该算法的高速入侵检测系统吞吐率可达到10 Gb/s。     

基于FPGA的AES加/解密算法的可重构设计

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源。该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例。通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗。