∑-△调制小数分频器的设计

∑-△调制小数分频器合成器是在数字锁相小数分频频率合成技术的基础上，运用现代数字技术对小数分频频率合成而引入的相位杂散进行有效的处理，克服了用传统方法处理而带来的结构复杂、调试困难及成本较高等诸多难点，从而在军用和民用上都得到了广泛的应用。∑-△调制小数分频器是∑-△调制小数分频合成器的关键电路，文中给出了∑-△调制小数分频器详细的数字电路结构，对其工作原理、系统结构及系统工作模式作了详尽的分析，最后采用ASIC实现了∑-△调制小数分频器。     

数字高阶△-∑调制频率合成器的分析与实现

由小数分频频率合成器中相位累加器与数字一阶△-∑调制器的等效性出发，用ADS软件仿真证实了高阶数字△-∑调制对量化相位噪声的高通整型功能，从而有效地解决了小数分频的杂散问题。最后硬件电路实现了基于△-∑调制的小数分频跳频频率合成器，频率范围为590～1000MHz，在偏离主频10KHz时相噪优于-93．76dBc／Hz，频率分辨率可以小于100Hz，转换时间小于50μs，在跳频频率间隔1MHz时每秒可达2万跳。     

基于FPGA的小数频率合成器

文章介绍了采用∑△调制技术的小数频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,采用了三阶单环∑△调制技术.本文还提出了采用这种原理的具体电路实现方式.     

∑—Δ调制技术在频率合成中的应用

本文介绍了采用∑-Δ调制技术的小数分频PLL频率合成器，为了提高分频信号的质量和减少小数分频器的小数杂散，我们采用了高阶∑-Δ调制技术原理，本文还提出了采用这种原理的具体电路实现方式。     

用CPLD实现的∑-△调制式频率合成器

文章分析了∑—△调制对小数分频的信噪比的改善作用,将∑—△在A/D中的应用引入到N-小数分频中,且 简述了用CPLD来实现∑—△调制器。     

∑-Δ调制技术在小数分频锁相环中的应用

从小数分频频率合成器中小数杂散的产生入手，分析了高阶数字∑-△调制对量化噪声的高通整型特性，从而有效地解决了小数分频锁相环的杂散问题。最后用硬件电路实现了基于∑-△调制的小数分频频率合成器，频率范围为2400～2510MHz，频率步进125kHz，在偏离主频1kHz时相位噪声优于-99dBc／Hz，换频时间小于100Fs。证明了该频率合成器是一种简单实用、高性价比的频率合成器。     

一种新型频率合成器的实现

小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾，但是却引入了严重的相位噪声，传统的相位补偿方法由于对A／D等数字器件的要求很高并具有滞后性实现难度较大。△∑调制器对噪声具有整形的功能，因而将多阶的△∑调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题，大大促进了小数分频技术的发展和应用。文章最后给出了在GHz量级上实现的这种新型小数分频合成器的应用电路，并测得良好的相噪性能。     

过采样∑－△A／D调制器

过采样∑－△Ａ／Ｄ调制器洪志良（复旦大学电子工程系，上海，２００４３３）１引言过采样∑－△Ａ／Ｄ变换器通过过采样以时间来交换精度，从而避免实现高精度Ａ／Ｄ变换器所需要的复杂性。∑－△调制器结构是迄今为止在数字ＶＬＳＩ技术中执行高精度Ａ／Ｄ变换最吸引人...     

∑—△A／D转换技术及仿真

∑－△Ａ／Ｄ转换技术近年来颇受重视，因为基于该技术的Ａ／Ｄ转换器能达到很高的分辨率（１６ｂｉｔ以上），并另具一系列优点。本文对∑－△Ａ／Ｄ转换器的基本原理，包括过采样（Ｏｖｅｒｓａｍｐｌｉｎｇ），噪声成形（Ｎｏｉｓｅ Ｓｈａｐｉｎｇ），以及数字抽取滤波（Ｄｉｎｇｉｔａｌ Ｄｅｃｉｍａｔｉｏｎ Ｆｉｌｔｅｒｉｎｇ）等内容，均作了叙述。作者还对一个２０ｂｉｔ∑－△转换器的算法进行了计算机仿真。该转换器     

△-∑小数分频频率合成器带外量化噪声滤除技术

为了实现对带外量化噪声进行有效抑制,基于对电荷泵（CP）电流不匹配引起的△-∑量化噪声建模,该文提出一种新型小数分频频率合成器（Frac-N）模型。该模型是在传统小数分频频率合成器的反馈之路上嵌入一个噪声滤除器（NF）,该噪声滤除器是由一个不含分频器的宽频带锁相环（PLL）构成。采用该噪声滤除技术不但可以对高阶△-∑调制器（DSM）产生的带外相位噪声进行抑制,还可以减小由于电荷泵（CP）不匹配引起的量化噪声。仿真结果验证了该方法的有效性。     

Sub-Integer Frequency Synthesis Using Phase-Rotating Frequency Dividers

A generalized architecture and theory for realizing multimodulus, sub-integer frequency division is developed by extending the phase-switched divider technique. The sub-integer divider consists of a pre-scaler, a phase rotator, a post-scaler, and a modulus controller. Phase rotation is proposed as an effective technique to realize fine phase resolution and thereby low sub-integer division ratios, as well as to eliminate the glitch which has plagued phase-switched dividers. Program-swallowed counters are used as the modulus controller to realize a broad-range multimodulus divider. Expressions are derived for the range and resolution of such a program-swallowed, phase-rotating divider. Furthermore, the fractional spurs from this divider topology are derived and related to the linearity of the phase rotator. It is shown that very low ( $-60$ to $-75~{hbox{dBc}}$ ) fractional spurs at the output of the divider can be attained with reasonably accurate phase rotators. The benefit of this technique is in the ability to realize sub-integer frequency synthesizers which have the architectural simplicity of standard integer- ${N}$ PLLs, but the finer frequency resolution capabilities due to sub-integer division.      

Introducing Fractional-Order Dynamics to Sigma–Delta Modulators

The aim of the present paper is to investigate the performance of a fractional-order sigma–delta modulator wherein the integer-order integrator is replaced by a fractional integrator of order \( \alpha \,(1 <\alpha < 2)\). A generalized approach to both linear frequency domain and non-linear time domain modeling and characterization of fractional-order sigma–delta modulator has been discussed. The performance of such modulator has been studied and compared with the corresponding integer-order modulators through simulation.     

A low-noise, GaAs/AlGaAs, microwave frequency-synthesizer IC

We have developed a GaAs/AlGaAs frequency-synthesizer IC with a 5.5-GHz feedback divider, a 2-GHz reference divider, a 500-MHz phase-frequency detector, 1-ns charge-pump pulses, and a gain-normalized charge-pump output with ±8-mA peak current and an 18-pA/√Hz noise floor. The feedback divider allows continuously selectable divide ratios from 12 to 16383, and supports dual-modulus pulse-swallowing fractional synthesis with single-bit control. The reference divider allows continuously selectable divide ratios from 1 to 4095; an optional divide-by-four/five input prescaler extends the divide ratios to 20475. The chip consumes 1 W from +5 and -5.2 V supplies     

Some Properties of Division Factor Sequences in Fractional Phase Locked Loops

In the field of fractional divider phase-locked-loops (PLL) there exist several different methods for generating the division factor sequences controlling the programmable frequency divider in the PLL. The overall behaviour of the fractional PLL strongly depends on the proper choice of the division factor sequence. Therefore some concepts for generating these fractional sequences are discussed and the behaviour of the division factor sequences will be analysed with respect to the overall PLL behaviour. In addition some sources of disturbances are mentioned.     

连续时间Sigma Delta ADC设计和非理想因素分析

文章设计了一个用于物联网模拟基带的、低压、低功耗、宽带、连续时间Sigma Delta ADC,特别是对各种非理想因素（时钟抖动,环路延时,运放有限增益和带宽,比较器offset,DAC失配等）,基于matlab和simulink等工具进行了系统级仿真并得到各种非理想因素对系统性能的影响。电路架构采用3阶3bit前馈加反馈结构,电源电压1.2V,输入信号带宽为16MHz,过采样率为16,采样频率为512MHz。测试结果显示,SNR为60dB,SNDR为59.3dB,总功耗为22mW。     

一种低电压的Sigma-Delta ADC新结构

介绍了一种低电压Sigma-Delta ADC新结构,该结构采用了二阶单位增益ΣΔ调制器和一阶传统ΣΔ调制器相结合的方式,既可以从系统级降低对运放直流增益等非理想因素的要求,又可以减少加法器的个数、降低电路的复杂度。在此基础上,采用HJTC0.18μm1.8V/3.3V1P6M混合信号工艺,实现了一种1V工作电压的ΣΔ调制器,经测试动态范围可以达到69.5dB。     

小数分频技术及其在卫星通信中的应用

简要介绍了小数分频技术的发展、应用和分类,通过探讨基于Σ-Δ调制技术的小数分频锁相环电路的原理,分析了由该锁相环构成的频率合成器的输出相位噪声和输出杂散,在此基础上提出了一种应用于卫星通信的小数分频频率合成器拓扑电路,并重点对其输出杂散进行了分析。通过采用AD4252锁相环芯片,VCO输出加固定分频的拓扑形式,较好地解决了小数分频输出杂散较大的缺点,设计结果得到了测试验证。     

一种改进型Gysel功率分配／合成器的设计

为了获得带宽更宽、隔离度更好的功率分配／合成器,通过对Gysel功分器拓扑结构的改进,提出一种新型的功率分配／合成器;给出它的拓扑结构和设计参数,用奇偶模分析法分析了其工作原理,并借助微波CAD软件对该结构和Gysel功分器进行了对比分析。结果表明,该功率分配／合成器比传统的Gysel功分器具有更宽的带宽、更高的隔离度、以及更小的回波损耗。最后,设计并制作了C波段四路功分器并进行验证,测试结果表明其性能指标符合预期要求。     

具有量化噪声抑制的小数分频器

介绍了一款用于分数分频频率综合器的具有量化噪声抑制功能的小数分频器。使用4/4.5双模预分频器,将分频步长降为0.5,使带外相位噪声性能提高6 dB。ΣΔ调制器和分频器的配合使用一种非常简单的编程方式。采用同步电路消除异步分频器的抖动。采用该分频器的频率综合器在SMIC 0.18μm RF工艺下实现,芯片面积为1.47 mm×1 mm。测试结果表明,该频率综合器可以输出1.2～2.1 GHz范围的信号。测试的带内相位噪声小于-97 dBc/Hz,在1 MHz频偏处的带外相位噪声小于-124 dBc/Hz。在1.8 V的电源电压下,消耗的电流为16 mA。