CMOS缓冲器的时延估算模型

随着集成电路生产工艺的进展，互连线在集成电路设计中的影响越来越大。为了减小互连线的影响，通常在芯片互连中插入缓冲器，但这样做会增加时延。因此，为了精确地对系统进行时延估计，必须对缓冲器的时延进行估算。基于Sakurai的器件模型，提出了一种新的缓冲器时延估算模型。     

基于RLC模型的树形互连线时延估算

文章给出了基于RLC模型的树形互连线50％时延的估算公式。这里给出的算法精度较高(与SPICE仿真结果的误差在10％以内)，而且具有与Elmore时延相同的算法复杂度。该算法基于RLC模型，可以得到各种不同的阻尼响应，包括欠阻尼振荡，而Elmore时延只能反应呈单调变化的过阻尼响应。因此，该算法对阻尼响应的估算精度高于Elmore时延，而其相当的计算开销(算法复杂度)使它可以应用于Elmore时延使用的各个领域。     

采用精确时延模型基于路径的缓冲器插入时延优化

提出了一种基于路径的缓冲器插入时延优化算法,算法采用高阶模型估计连线时延,用基于查表的非线性时延模型估计门延迟.在基于路径的时延分析基础上,提出了缓冲器插入的时延优化启发式算法.工业测试实例实验表明,该算法能够有效地优化电路时延,满足时延约束.     

一种基于Birnbaum-Saunders分布的新型互连时延统计模型

基于统计概率分布的互连时延模型具有效率高、准确性好的特点,但此类方法往往包含一些查表运算.本文提出了一种基于Birnbaum-Saunders分布的互连线时延模型,避免了查表运算,且仅需要采用前两个瞬态,计算简单,准确性较好,并提出了一种精度修正算法,使该方法具有更好的适应性.     

采用精确时延模型基于路径的缓冲器插入时延优化

提出了一种基于路径的缓冲器插入时延优化算法 ,算法采用高阶模型估计连线时延 ,用基于查表的非线性时延模型估计门延迟 .在基于路径的时延分析基础上 ,提出了缓冲器插入的时延优化启发式算法 .工业测试实例实验表明 ,该算法能够有效地优化电路时延 ,满足时延约束     

分布RLC树形互连线的时延估算稳定模型

基于分布RLC互连线模型,提出一种保证结果稳定的树形互连线的时延估算模型.此模型针对树形互连线,提出"等效ABCD矩阵"的概念,在此基础上通过二阶矩匹配估算树形互连线时域响应,并通过曲线拟合给出了解析形式的50%时延估算公式.新模型保证结果的稳定性,并且大大快于传统的仿真方法.实验表明,新模型与电路仿真软件HSPICE仿真结果相比较误差小于15%.     

高性能IC版图综合中的互连线时延估计模型

提出了一组适用于高层综合并考虑各种优化技术的互连时延估计模型,包括最优线宽设计(OWS)、缓冲插入和线宽设计(BIWS)。同Spice给出的模拟结果相比,它们能够给出准确的估计。该模型的时间的阶为一常量。因此,这些简单、快速、准确的模型可用于基于性能要求的集成电路逻辑综合和版图规划。     

RLC传输线的精确矩模型及其在互连线网时延估计中的应用

快速估计互连线网的信号传输特性是VLSI设计中的重要问题,矩匹配是目前的主要方法.本文给出了获得RLC传输线精确矩模型的一个简单方法,避免了以往方法复杂的推导.文中还提出了互连线时延估计的一个新方法,这一方法不仅可用于目前通常的二阶模型,还可对高阶模型进行估计.     

VLSI互连线的全局优化算法

介绍了通过同时插入缓冲嚣和优化线宽达到互连线时延最小化的方法。为了同时插入缓冲器、优化缓冲嚣尺寸和优化线宽，可以扩展MASM(改进激活集合法)算法。计算结果表明，该算法非常有效。     

优化VLSI缓冲器功耗的设计模型研究

对优化超大规模集成（ＶＬＳＩ）缓立足点顺的功耗进行了研究,夺于驱动较大负载,在满足缓冲器延迟限度范围内实现系统功耗的最小化,是提高ＶＬＳＩ缓立足点顺性能的关键问题之一,文章发展了关于缓冲器信号延迟、功耗功间的关系,并给出了基于最小延 基础上缓立足点顺功耗的优化设计模型和方法。经ＳＰＩＣＥ模拟验证,该模型苛有效地降低系统功耗和提高系统工作性能,文章贪赃划合理和可行的。     

基于非线性模型的摄像机标定技术研究

摄像机标定的目的是确定摄像机的图像坐标系与物体空间中的三维参考坐标系之间的对应关系。研究非线性模型下摄像机标定两步法的算法实现,并提出用两步法在进行摄像机标定实验时对于算法初步进行的改进。即对于未标定图像在算法初步设定畸变系数初值来校正标定实验所提取的角点,通过实验标定摄像机参数并进行验证,实验表明可以降低重投影误差,使算法精度进一步提高。     

一种基于Birnbaum-Saunders 分布的新型互连时延统计模型

基于统计概率分布的互连时延模型具有效率高、准确性好的特点,但此类方法往往包含一些查表运算.本文提出了一种基于Birnbaum-Saunders分布的互连线时延模型,避免了查表运算,且仅需要采用前两个瞬态,计算简单,准确性较好,并提出了一种精度修正算法,使该方法具有更好的适应性.     

互连线延时和串扰的估算方法

本文综述了集成电路中互连线的延时和串扰的估算方法，分析了各种估算方法的精度和复杂度，同时提出了今后互连线延时和串扰估算所需要解决的新问题。     

采用全局互连线随机模型的硅物理不可克隆函数的设计

物理不可克隆函数（PUF）是一种新颖的从复杂物理系统中提取“秘密”的技术方法,有望在移动设备身份鉴别、密钥的生成和存储等诸多领域得到广泛应用．现有的硅PUF电路仅考虑了片上逻辑器件延时,而忽视了已经作为时序模型主导因素的全局互连延时,不符合物理电路的实际．本文在PuF的构造中考虑到IC加工工艺的变化性并结合互连延时模型,提出了一种新型的PUF电路．仿真实验是在SynopsysHspice（2-2010模拟设计平台上完成的,测量了PUF电路的片间差异和片内差异参数,评估了128位的PUF电路的性能．实验结果表明所设计的PUF电路是可行的,有望应用于移动计算身份鉴别和核心芯片防护．     

具有Hammerstein模型特征的非线性远程预报辨识

为提高内河船舶远程通信预警功能的精度和可靠性,提出了具有非线性预测控制模型特征的远程复杂目标预报辨识算法。通过将远程复杂目标的辨识分解为一个静态非线性环节和动态线性环节的串联,利用稳态信息获取稳态模型的一致性估计,并通过动态模型获得非线性静态环节的增益,再利用奇异值分解法和动态信息辨识获取非线性系统未知参数的估计。仿真结果验证了该方法的有效性。     

Delay and Power Expressions for a CMOS Inverter Driving a Resistive-Capacitive Load

A delay and power model of a CMOS inverter driving aresistive-capacitive load is presented. The model is derivedfrom Sakurais alpha-power law and exhibits good accuracy. Themodel can be used to design and analyze those CMOS invertersthat drive a large RC load when considering bothspeed and power. Expressions are provided for estimating thepropagation delay and transition time which exhibit less than27% discrepancy from SPICE for a wide variety of RCloads. Expressions are also provided for modeling the short-circuitpower dissipation of a CMOS inverter driving a resistive-capacitiveinterconnect line which are accurate to within 15% of SPICEfor most practical loads.