一款基于多处理器片上系统的动态自适应仲裁器

随着深亚微米工艺技术的发展,同一芯片上集成多个处理器得以实现.通信架构是多处理器片上系统的瓶颈,而高效的仲裁器可以解决多个处理器同时访问共享资源引起的冲突和竞争,从而防止系统性能的下降.提出一款算法简单的动态自适应仲裁器.它可以自动调节各个处理器占据的总线带宽,避免饥饿现象.基于多处理器仿真平台的实验结果显示它比传统的仲裁器减少了68%的任务完成时间,缩短了78%的总线等待时间,并且能更好地控制各处理器的总线带宽.     

片上多处理器系统的多线程调度策略

本文提出了一种多线程调度策略,解决片上多处理器系统的线程分配问题。实验证实,本文的线程调度策略有效地实现了系统的负载均衡。     

通用片上网络多处理器系统研究

随着硬件系统和软件技术的发展,对片上网络多处理系统的研究进入了交叉研究状态,但是关于实际软件应用与硬件平台结合的研究尚有些不足.本文讲述了基于实际硬件平台的片上网络系统实现.通过FPGA平台实现了一个通用片上网络系统,并通过多任务映射方法将两个多媒体应用程序映射在片上网络系统中,实现了软件多任务与硬件片上网络多处理系统的合理结合.     

基于共享存储器多处理器片上系统的互斥模型*

在原有模型和算法分析的基础上,提出了一种共享存储器MPSOC互斥模型。该模型能适应各种互斥算法的描述、论证需求,能更好地描述任务优先级、实时性;能够适应区分处理器源任务的互斥算法（即区分对待来自不同处理器的任务）;严格区分并发性、并行性,描述更加精确;扩展了服务周期、事件之间关系;能够精确地量化互斥性能指标,以便更好地比较互斥算法优劣。最后,给出了该模型的一个简单实例,对模型应用提供指导。     

基于片上网络多处理器QoS研究与设计

在研究片上网络服务质量的基础上,提出面向多处理器的64核片上网络结构。IP单元产生不同类型的数据包,网络提供优先级别服务,以保证高优先级数据包的低延时需要。性能统计结果表明,该模型对多处理器之间不同类型的数据包通信均满足服务质量要求。     

片上多处理器互连技术综述

随着器件、工艺和应用技术的不断发展,片上处理器中处理器核的数目必将进一步增加,处理器芯片内部的互连及其通信成为影响处理器性能的重要因素.介绍了目前在片上多处理器中的几种典型互连方法,并简要分析了各种方法的优缺点.     

基于传输时间精确预测的片上总线仲裁算法

片上系统中各主设备有不同的实时性和带宽要求,它们竞争使用片上系统总线.总线仲裁器采用各种仲裁算法试图满足实时性和带宽要求,但已有算法很难同时满足这两方面的要求.提出一种基于传输时间精确预测的仲裁算法,采用该算法的仲裁器能够精确地预测在当前仲裁机制下各个请求的完成时间.因此能判断哪些主设备的实时性可能会被违反,从而提前改变总线仲裁策略以满足各主设备实时性要求.同时,采用该算法后仲裁器并行比较主设备的实际传输带宽和需求带宽的差别,及时调整优先权以实现对带宽的精确分配.实验结果表明,该算法比常见的5种算法在实时性要求满足百分比方面平均提高66.47％,很好地满足了各主设备在各种情况下的强实时要求.     

多处理器片上系统任务调度研究进展评述

多处理器片上系统在单芯片上集成了多种指令集处理器,可完成复杂完整的功能,在图像处理、网络多媒体和嵌入式系统等应用领域前景广阔.任务映射与调度是多处理器片上系统设计的关键问题之一.介绍了多处理器片上系统的基本结构和面临的挑战,从调度算法分析和实现框架两个方面着重探讨了近年来多处理器片上系统任务调度的国内外研究进展情况,分析了当前亟待解决的问题与下一步主要的研究方向,可为多处理器片上系统相关研究提供参考.     

同构与异构片上多核系统的演进过程

系统级芯片是高端电子系统的核心,而片上多核系统是近年来系统级芯片的主要实现形式。近十年来,片上多核系统一直是数字集成电路领域的热点,经过众多研究者的不断努力诞生了大量很有意义的研究成果。但由于片上多核系统的研究者背景和应用领域不同导致发展演进过程较为复杂而难以理解。为减少这一问题的影响,总结了片上多核系统的演进历史与现状,并对片上多核系统未来的发展提出了一些看法。     

多处理器片上系统数据队列交易级分析

数据队列是一种常见的硬件互联机制。阐述了数据队列在架构多处理器片上系统通信模型中的原理与运用。基于物理层到达的数据包服从泊松分布的事实,从交易的观念出发结合排队理论深入分析了模型的交易过程。使用UML、SystemC和Matlab对过程中数据流建模并仿真,将系统迟滞的理论计算值与仿真结果对比证明了该方法的有效性。     

一种新的SoC流水总线设计及性能分析

根据SOC系统几种关键因素对总线的影响,本文提出总线性能分析模型用于分析增加流水线级数与提升系统性能之间的关系。利用分析结果,我们设计出一种高效的SOC流水总线。通过与支持同样传输协议的总线的性能比较袁明,相对于传统的共享总线,该总线可以节省15％以上的总线时间。该总线已成功地用于一款百万门级32位S（C的设计。     

一种基于总线的多处理器共享内存机制

基于总线的分布式多处理器体系结构是目前常见的高性能路由器硬件体系结构,清华大学计算机系统在研制“863”重大项目“高性能安全路由器”的过程中,在基于CompactPCI总线的PowerPC多处理器平台上实现了一种多处理器共享内存机制,该共享内存机制（SM机制）实现了一系列核心对象,包括SM内存,SM信号量,SM消息队列和SM任务控制块等,本文详细介绍了SM机制的设计与实现并给出了性能测试结果。     

分布式总线仲裁器的设计

本文介绍了两种分布式总线仲裁器的设计，一种蜞于优先权仲裁策略，一种蜞于请求时间的公平仲裁策略，另外，还介绍了一种利用时间计烽器实现紧急请求的方法。     

改进的仲裁器PUF设计与分析

介绍Daihyun等设计的仲裁器物理不可克隆函数(PUF)方案,指出其不足之处。在此基础上提出一种改进方案,设计并分析基于 D触发器的仲裁器PUF,在FPGA平台上实现并测试该方案的性能。实验结果表明,改进方案在输出的0, 1平衡性方面优于Daihyun的PUF方案。     

改进的仲裁器PUF设计与分析

介绍Daihyun等设计的仲裁器物理不可克隆函数(PUF)方案,指出其不足之处。在此基础上提出一种改进方案,设计并分析基于 D触发器的仲裁器PUF,在FPGA平台上实现并测试该方案的性能。实验结果表明,改进方案在输出的0, 1平衡性方面优于Daihyun的PUF方案。     

多处理器芯片组中交叉开关的设计与性能优化

交叉开关是交换芯片和芯片组的核心逻辑。该文设计并实现了多处理器芯片组中的交叉开关,其工作频率在FPGA布局布线后可以达到100 MHz。通过实践采样,对延迟和带宽进行测试,提出性能优化的策略,目前该交叉开关已稳定运行于龙芯2E多处理器系统中。     

中科SoC共享主存子系统性能的优化

围绕降低中科SoC主设备访问共享内存子系统延迟的目标，从总线模型的角度分析了访存延迟的构成，通过在接口电路中设置操作队列以及在底层采用基于Open-Page的内存控制器等措施，降低了访存平均拒绝率，减少了访存的延迟；对主存子系统建立了M/M/1/N排队模型，用集成测试环境MMSITE分别对优化前后的子系统进行了测试。结果表明，访存延时、单位时间内读写数据总量以及单位时间内完成读写次数等主要性能指标都有较好的改善。     

CAN总线在卫星半物理实时仿真中的设计与应用

针对航天测控通信的强实时性和高可靠性要求,采用CAN总线技术和分布式方案,完成了基于ADuC812的CAN总线硬件设计和VxWorks下的PC/104-CAN卡驱动开发,构建了星载计算机和卫星部件的通信控制系统;测试表明此CAN网络具有高实时性、高传输速率和高可靠性的特点,能够满足卫星姿轨控半物理实时仿真需求,可以应用于卫星整体、系统及部件的开发和测试工作。     

一种扩展的片上实时调试系统设计

提出了一种为不支持调试模式的CPU扩展调试功能的系统设计方法。该方法在保持原CPU结构性和完整性的情况下，在片上增加了CPU监视／运行分析模块、调试摔制模块、时钟／复化管理和JTAG兼容的调试访问接口，用较少的硬件开销实现了指令／数据断点、单步、运行／停止、CPU复位、查看CPU核心寄存器、读取／修改外部存储器以及在线编程等功能，且调试命令的设置和执行完全独立干CPU，保证了CPU运行的实时性。