JTAG软核设计与仿真

JTAG边界扫描测试是一种新型的VLSI电路测试及可测试性设计方法。本文论述了边界扫描技术的结构特征及软核设计方法．并分析了JTAG电路中数据传输的路径及电路对速度的影响，以采样指令为例进行了功能仿真。     

基于边界扫描技术的TAP接口研究

边界扫描机制是一种新型的VLSI电路测试及可测试性设计方法。该文在研究边界 扫描体系结构和TAP接口控制器的基础上，在一个测试系统中，实现了基于JTAG规范的主TA P 接口设计。     

基于51单片机的边界扫描控制器的设计与实现

为提高现代军事装备的故障检测能力,运用VC++软件编辑控制界面,设计并制作了一种基于51系列单片机的边界扫描控制器;该控制器由USB转串口电路和单片机构成,结构简单、通用性强且成本低廉;将PC机发送的测试指令或数据进行USB与JTAG协议转换,产生符合IEEE1149.1标准的JTAG总线信号;以EPM7128芯片为测试对象,注入JTAG信号并采集测试响应,实现了对基于测试芯片硬件电路的故障检测;测试结果表明:设计的边界扫描控制器可实现对单芯片和芯片级联的边界扫描状态的控制,能避开可编程芯片的内部逻辑程序控制,完成对可编程芯片及其外围电路的故障检测。     

基于网络的边界扫描测试技术的研究与实现

将边界扫描测试技术应用于远程测试,解决高密度电路系统及复杂测试环境带来的测试问题,可实现仪器设备的远程测试与故障诊断:深入研究了IEEE1149.1边界扫描测试标准,提出了一种基于SPI接口的边界扫描测试控制器设计方案,设计网络接口电路及硬件底层驱动程序,并组建基于网络的边界扫描测试系统硬件平台;对被测电路进行测试验证,测试结果表明,该测试控制器可产生符合IEEE1149.1标准的JTAG测试信号,该测试系统可完成边界扫描的远程测试,硬件结构简洁且使用灵活,有较高的性价比,具有较好的应用前景.     

JTAG边界扫描技术在高速路由器硬件测试中的应用

硬件系统的规模越来越大,复杂度越来越高,对其进行测试也越来越困难,JTAG边界扫描技术较好地解决了传染测试的不足。但是在高速路由器的体系结构中,应用JTAG边界扫描进行插件导通测试遇到了困难,介绍了JTAG边界扫描的概念及基本协议,针对高速路器的硬件结构,提出了一种灵活利用JTAG边界扫描进行插件导通测试的方法,并详细介绍了该工作方法的工作原理及实现。     

可测试性设计的JTAG方法

本文将从边界扫描路径,测试体系结构,测试状态定义,测试指令安排与板级测试策略五个方面,介绍VLSI电路可测试性设计的JTAG方式.     

边界扫描技术在VLSI电路设计中的应用研究

边界扫描技术（BST）是一种新型的VLSI电路测试方法,但在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器件实现JTAG互连,如何将边界扫描测试、在线编程和仿真结合起来一直是一个亟待解决的问题;为解决上述问题,在大规模集成电路设计中采用逻辑可编程扫描链方法,利用边界扫描技术对电路板进行测试,实验证明采用逻辑可编程扫描链方法可有效的解决测试与在线编程（或在线仿真）的兼容问题。     

FPGA芯片中边界扫描电路的设计实现

应用在FPGA芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG下载方式。FPGA芯片的规模越来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20倍左右。     

基于边界扫描技术的测试系统设计

随着超大规模集成电路(VLSI)、表面安装器件(SMD)、多层印制电路板(MPCB)等技术的发展,电路板的常规测试方式面临挑战。介绍了边界扫描技术及边界扫描测试的基本原理,提出了一种基于边界扫描技术的测试系统方案及其实现,并着重介绍了JTAG总线控制器的设计。     

高速边界扫描主控器设计

分析边界扫描测试技术的工作机制和对测试支撑系统的功能需求,提出一种基于USB总线的高速边界扫描测试主控器的设计方案。利用CY7C68013作为USB2．0接口控制器,使用CPLD实现JTAG主控硬核,完成JTAG协议和USB总线协议的相互转换。JTAG的TCK时钟频率可调,最高可达48MHz。用户可利用该边界扫描控制器方便高效地进行边界扫描测试。     

嵌入式DS80C320单片机软核设计

介绍了一个使用Verilog语言设计的DS80C320单片机的软核,并且设计了51系列单片机CPU的结构与时序,重点研究了利用“黑盒子”的设计思想,根据FPGA的特点来设计单片机软核的技巧,以及根据SOC应用场合对传统单片机所作的一些结构上的修改与功能上的补充。     

片上多核处理器容软错误执行模型

随着工艺的进步,微处理器将面临越来越严重的软错误威胁.文中提出了两种片上多核处理器容软错误执行模型:双核冗余执行模型DCR和三核冗余执行模型TCR.DCR在两个冗余的内核上以一定的时间间距运行两份相同的线程,store指令只有在进行了结果比较以后才能提交.每个内核增加了硬件实现的现场保存与恢复机制,以实现对软错误的恢复.文中选择的现场保存点有利于隐藏现场保存带来的时间开销,并且采用了特殊的机制保证恢复执行和原始执行过程中load数据的一致性.TCR执行模型通过在3个不同的内核上运行相同的线程实现对软错误的屏蔽.在检测到软错误以后,TCR可以进行动态重构,屏蔽被软错误破坏的内核.实验结果表明,与传统的软错误恢复执行模型CRTR相比,DCR和TCR对核间通信带宽的需求分别降低了57.5%和54.2%.在检测到软错误的情况下,DCR的恢复执行带来5.2%的性能开销,而TCR的重构带来的性能开销为1.3%.错误注入实验表明,DCR能够恢复99.69%的软错误,而TCR实现了对SEU(Single Event Upset)型故障的全面屏蔽.     

FPGA中嵌入最小资源配置的微处理器的实现方法

针对在FPGA内集成嵌入式处理器消耗资源大的特点,提出了在FPGA内嵌入最小资源配置软核的新方法,减少了在FPGA内嵌入处理器内核所占用的资源,降低了损耗功率,扩展了可以应用软核的FPGA类型。经过仿真和下载测试,此方法具有配置灵活、节省资源的优点。     

FPGA实际可用性评估与发展趋势分析

根据现场可编程门阵列(FPGA)的发展现状,对FPGA器件的实际可用性进行评估,从可重构逻辑的利用、CPU软核/硬核的选择、内部块缓存的利用、输入/输出资源的利用、数字信号处理器固核的利用及时钟频率的可用范围进行研究,并给出FPGA的发展趋势。理论分析证明,Slice的利用率不宜高于85%,应选择有良好工具支持的软硬核厂商,并且所有的I/O信号须经过寄存器处理。     

一种适用于分组密码算法芯片的IP核设计研究

文章对一种适用于分组密码算法的循环移位器IP核的设计进行了研究,该IP核的可重构设计使其具有可复用性。文章在进行循环移位运算的算法和性能分析的基础上,对循环移位器IP软核与硬核的设计作了详细阐述。     

快速Reed—Solomon译码器IP软核设计研究

简单介绍了IP软核的概念。设计了Reed-Solomon译码器IP软核。利用Xilinx公司的Foundation Series 3．1i集成设计环境完成了对该RS译码器各种验证，并用XC9572PC84可编程逻辑芯片验证了该IP软核的正确性。     

模块化机器人嵌入式多核主控制器设计

针对模块化机器人控制,提出一种基于FPGA的片上多核主控制器设计方案。利用SOPC技术在单一芯片上设计两个完全不同结构的核心:Nios II软核处理器和协处理器。详细介绍了机器人控制的路径规划流程、Nios Ⅱ软核体系、协处理器的构架及接口以及基于SOPC的片上多核系统实现。实验结果验证了多核主控制器设计的可行性。     

光纤光栅解调系统的设计研究

本文设计了一种基于FPGA的光纤光栅解调系统,核心模块采用了FPGA芯片,型号为EP2C5Q208C8N,开发环境采用的是Quartus Ⅱ 9.1和Eclipse。通过软硬件相结合的方式,配置了一个NiosⅡ处理器软核,模数转换部分采用12位高精度转换芯片AD9226对采集到的温度信号进行实时转换,用VHDL硬件描述语言配置软核处理器,生成了一个适用于硬件系统的专用C环境,用C代码实现对硬件电路的控制。本文设计的高精度温度测量系统,能使光纤光栅传感器的中心波长随着温度的增加而逐渐增加,其信号波长与温度变化的斜率约为0.02nm/℃。     

基于SOPC技术的图像分割系统设计

给出了基于SOPC技术的图像处理系统的软硬件设计,创建了CMOS图像传感器控制器IP核和VGA显示控制器IP核,实现了图像的采集和显示,并由NiosII软核实现了基于最大类间方差法(Otsu)的图像分割算法。实验结果表明,该系统可以获得很好的图像分割效果。