基于嵌入式Web的虚拟综合布线实验系统

常规布线实验系统存在抑制性,导致存在布通率较低的问题。因此,设计基于嵌入式Web的虚拟综合布线实验系统。硬件方面,设计嵌入式Web处理器与静态随机存取存储器（Static Random-Access Memory,SRAM）存储器。软件方面,建立布线实验系统功能模块,设计软件框架。文章结合嵌入式Web功能,设计虚拟综合布线算法,以自动布线的方式提高布线效果,实现了虚拟综合布线系统的高效布通。采用系统测试的方式,验证该系统的布通率较高。     

反熔丝FPGA布线算法研究

国内外学术界对目前广泛采用的SRAM型FPGA布线算法均有大量研究,对于特殊用途反熔丝FPGA的研究却很少。首先介绍了反熔丝FPGA及其布线算法的研究现状,接着讨论了目前最为流行的FPGA布线算法——路径搜索算法的基本原理与实现方式,并且建立了反熔丝延时模型,然后针对反熔丝FPGA的结构对布线算法进行了改进,最后在CAD实验平台上实现了该改进算法。实验表明,该改进算法可以提高反熔丝FPGA布线的效率及电路速度。     

基于布线资源图的FPGA互连测试算法

分析基于静态随机访问内存的FPGA开关盒互连资源,提出一种自动生成且与应用无关的测试配置集算法,通过建立布线资源图,根据线网的走向动态设定各边的权重,利用改进的Kruskal算法,自动产生测试配置集。对于FPGA不同的互连结构,该算法对互连资源中的开路和短路故障的覆盖率能够达到100%,且具有测试配置个数少、运行速度快以及与具体硬件结构无关等优点。     

采用面向Agent技术的并行布线系统

详细布线是ＶＬＳＩ电路物理设计的最后一个步骤,按布线类型主要分为开关盒布线和通道布线,都是ＮＰ完全问题。我们使用Ｊａｖａ语言,采用面向Ａｇｅｎｔ的技术开发了一个能够充分利用网络计算资源的并行开关盒布线系统ＰＳＲ。实验结果表明,该系统能以比其它算法更低的时间复杂度取得较好的布线结果,并且具有很高的可伸缩性。     

自动修复短时序违反路径的FPGA布线算法

为了解决寄存器保持时间不满足而引起的短路径问题, 提出一种自动修复短时序违反路径的FPGA布线算法。在VPR时序布线算法整体布线布通之后, 调用短路径时序分析来获取违反短时序约束的布线连接, 然后通过修改代价函数, 对每条违反短时序约束的连接进行增量布线, 使每条连接的路径延时尽可能达到满足短时序约束所需的延时。实验结果表明, 本算法与VPR时序驱动布线算法相比, 能够平均修复94. 7%的短时序违反路径, 而运行时间仅增加了6. 8%。     

基于整数规划的层次式FPGA布线算法

为了避免由于布线线序处理不当而导致无法布通的问题,提出一种基于整数规划的层次式FPGA布线算法.该算法使用一种全局优化处理的方式对布线问题进行求解,通过分析层次式FPGA的结构特点和整数规划的算法特点,导出了FPGA布线算法问题与整数规划之间的关系;然后具体描述了如何将FPGA布线问题转化成二进制整数规划问题及其相应的求解过程,其中利用层次式FPGA的结构特点对得到的整数规划问题进行简化.与可满足性布线算法进行实验比较的结果表明,文中算法具有求解速度更快、求解规模更大以及求解质量更高等方面的优势.     

基于PathFinder和拆线-重布的FPGA时序布线算法

为了解决当前FPGA布线算法的绕线问题,进一步减少关键路径的延时,提出一种混合PathFinder和拆线-重布的FPGA时序布线算法.在PathFinder时序算法整体布线布通之后,拆掉一些影响关键路径延时的线网路径,再对这些拆掉的线网采用PathFinder算法进行增量布线;在重布的过程中,通过为关键连接和其他连接采用差别化的关键度来专门优化关键连接的路径,从而减少整个关键路径的延时.实验结果表明,与VPR时序驱动布线算法相比,该算法能平均减少12.97%的关键路径延时,而运行时间仅增加了4.87%.     

FPGA逻辑资源测试遍历方法

随着FPGA/CPLD器件在各种重要领域的应用,使得此类器件的可靠性引起了器件生产厂商和用户的重视。通过对FPGA内部逻辑资源遍历的方法进行详细阐述,提出了一种高故障测试覆盖率的遍历方法。     

防火墙寄存器技术的FPGA低功耗布线算法研究*

针对减少毛刺能够有效地降低电路功耗,提出了一种基于防火墙寄存器技术的FPGA低功耗布线算法。在布线过程中,一方面运用算法增加防火墙寄存器滤掉毛刺;另一方面通过修改代价函数,动态地调节输入信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而有效地减少毛刺,降低电路的动态功耗。实验结果表明,在运算时间相同的情况下,与其他算法相比,该算法平均能消除约72%～81%的毛刺,降低约4%～8%的功耗,减少约23%～26%的关键路径延时,而只增加4%的触发器。     

一个有效的用于确定SRAM型FPGA容错布线中预留线 …

在ＨａｎｃｈｅｋＦ等提出的地基于ＳＲＡＭ型ＦＰＧＡ的故障逻辑块进行容错的点节覆盖技术，及相应容错布线技术的基础上，提出了一个改进的蓝天由线线段预留量算法，新算法可以有效地消除ＨａｎｃｋｅｋＦ等方法中线段预留量的冗余部分，实验证明，新算法在容错布线中可以有效地减少线段预留量，倨于以往文献提出的方法。     

基于层次化重复单元的FPGA结构描述方法

针对具有多种逻辑块和互连线结构的现代主流现场可编程门阵列(FPGA),给出一种通用的FPGA结构描述方法.根据FPGA硬件版图由几类重复单元在水平和垂直方向复制拼接而成的特点,提出基于层次化重复单元的FPGA结构模型,在该模型的基础上,通过定义一套完整的语法来描述FPGA.实验结果表明,该方法能正确描述FPGA硬件信息,并配合FPGA软件系统正常工作,具有结构通用和描述文件小的优点.     

基于布通率的FPGA装箱算法

提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布线所需的通道数.该算法和已有算法相比较,线网数和布线通道数都减少约30%. 算法的时间复杂度仍然是线性的.     

基于三模冗余架构的航天器FPGA可靠性设计

为提高航天器FPGA设备的可靠性,提出基于三模冗余架构的航天器FPGA可靠性设计。根据FPGA架构的基础连接原理,设计处理单元、配置单元、射频单元与双闭环电路组织,完成航天器FPGA的拓扑结构研究。在此基础上,连接总线通信串口,按照数据缓存的队列请求,控制总线状态机的既定化状态,完成航天器FPGA结构的传输转换。分别调试关键器件FPGA、复位航天芯片、整星联合三项,实现三模冗余架构的特性分析,完成基于三模冗余架构的航天器FPGA设计。实验检测结果表明,随着设备航行时间的增加,MPPT、SPPT指标的最大数值均占比70%以上,航天器FPGA的高可靠属性得以有效保持。     

二维提升小波变换的FPGA结构设计

根据提升小波的框架结构，提出了一种基于JEPG2000的二维多级提升小波变换核的FPGA设计。 采用分时复用和流水结构，充分利用FPGA片内存储资源，实现了行列变换的并行执行。在保证精度的前提下采用优化的移位加操作代替浮点乘运算，加快了运算速率，减小了电路规模。同时通过乒乓操作完成FPGA和片外SDRAM间数据的无缝缓冲处理，保证了多级变换的高效实时并行，从而达到各级小波系数的快速并行输出。系统经验证完全满足图像实时处理的要求，为后续实时压缩编码和传输提供了有利条件。     

一种基于FPGA的并行结构瞬时测频方法

针对捷变频雷达信号的数字测频存在数据处理量大、实时性要求高的问题,介绍了一种基于正交混频、滤波抽取和瞬时自相关算法的并行结构测频方法.通过将正交混频本振频率设为采样频率的四分之一,减少了正交混频模块和滤波模块的FPGA资源消耗.测试结果表明该测频算法的数据处理能力、实时性及测频精度能够满足雷达目标模拟器的测频需求.     

基于端用户可控的IP网络路由体系结构和算法

IP网络的路由体系结构及算法是网络有效运行的关键技术.现行的路由体系结构及算法在实际应用中存在着一些问题.针对该问题,提出一种端用户可控的IP网络路由体系结构和具体的路由算法.在提出的端用户可控的路由体系中,利用用户级别的自组织路由方法来简化路由器的负荷,增强端用户的智能性.模拟仿真实验表明,该路由体系的使用,将使路由器的任务简化为通报网络信息和协调用户决断这两个较为简单的功能,且路由选择的决断考虑到端用户的实际需求.该体系结构可以更好地适应网络规模和应用需求的不断扩大,形成一个分布式、扩展性较好的路由体系和有效的路由算法.     

CPU/FPGA混合架构上的硬件线程加速方法

CPU/FPGA混合架构是可重构计算的普遍结构,为了简化混合架构上FPGA的使用,提出了一种硬件线程方法,并设计了硬件线程的执行机制,以硬件线程的方式使用可重构资源.同时,软硬件线程可以通过共享数据存储方式进行多线程并行执行,将程序中计算密集部分以FPGA上的硬件线程方式执行,而控制密集部分则以CPU上的软件线程方式执行.在Simics仿真软件模拟的混合架构平台上,对DES,MD5SUM和归并排序算法进行软硬件多线程改造后的实验结果表明,平均执行加速比达到了2.30,有效地发挥了CPU/FPGA混合架构的计算性能.     

以决策为中心的软件体系结构设计方法

提出针对体系结构层次设计的决策抽象和问题分解原则,以及基于该原则的一种以决策为中心的体系结构设计方法.该方法从决策的视角对体系结构进行建模,并通过一个从导出体系结构关键问题到对体系结构方案决策的过程完成设计,还在其中实现了候选体系结构方案的自动合成以及设计决策与理由的捕捉.这种以决策为中心的方法切合体系结构层次的特点,降低了体系结构设计的复杂性和设计决策与理由捕捉的代价.     

面向卷积神经网络的FPGA加速器架构设计

随着人工智能的快速发展,卷积神经网络(CNN)在很多领域发挥着越来越重要的作用。分析研究了现有卷积神经网络模型,设计了一种基于现场可编程门阵列(FPGA)的卷积神经网络加速器。在卷积运算中四个维度方向实现了并行化计算;提出了参数化架构设计,在三种参数条件下,单个时钟周期分别能够完成512、1024、2048次乘累加;设计了片内双缓存结构,减少片外存储访问的同时实现了有效的数据复用;使用流水线实现了完整的神经网络单层运算过程,提升了运算效率。与CPU、GPU以及相关FPGA加速方案进行了对比实验,实验结果表明,所提出的设计的计算速度达到了560.2 GOP/s,为i7-6850K CPU的8.9倍。同时,其计算的性能功耗比达到了NVDIA GTX 1080Ti GPU的3.0倍,与相关研究相比,所设计的加速器在主流CNN网络的计算上实现了较高的性能功耗比,同时不乏通用性。     

软件构架中接口设计方法

该文强调了软件构架中接口设计的必要性,介绍了5个方面的设计原则;给出了接口描述规范,介绍了5个指导方针;描绘了接口设计的标准结构(包含9个部分);罗列了接口可能的涉众;阐述了接口的表示方法;用具体的实例展示了这些方法在实践中的应用。