面积优化RS编解码器的VLSI设计

介绍了一种适用于数字电视广播视频(DVB)系统的面积优化RS(204, 188)编解码器的VLSI设计.设计中,充分考虑DVB系统的特性,采用软硬件协调和优化的三级流水线结构,运用改进的Berlekamp-Massey迭代算法来实现,有效地缩小了RS编解码器的面积,适合应用于高清晰数字电视芯片.     

H.261图象编解码器抗误码能力的改进方案

分析了H.261图象编解码器抗误码性能,重点分析了如何选用RS纠错编解码的码型及RS纠错编解码的实现．简单介绍了RS纠错编解码芯片的使用。     

光纤通信用高速级联码编解码器的设计

研究了满足ITU G.975.1协议规范的高速RS-BCH级联码编解码器的设计,其中包括并行编码器、8个RS解码器和8个并行度为8的BCH解码器.采用流水线和并行技术相结合的方法提高了速度.通过解关键方程模块的共享,节省了硬件资源,实现了速度与面积的良好折中.该编解码器已在Xilinx Vertex5 FPGA上实现,...     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

高速并行Reed-Solomon编解码器

采用多路复用流水线的思想,设计基于FPGA仿真测试的RS编解码的改进IBM算法,使用Verilog硬件编程语言实现,进一步提高RS编解码器的运行速度及纠错能力,扩大应用范围.系统设计的时序仿真表明解码器8路复用后的数据率高达116.65 b/s,最大纠错能力为7字节/204字节,达到良好效果.     

MIPS科技推出最低功耗硅验证Hi-Fi音频播放IP

MIPS科技公司宣布,其针对Hi-Fi音频播放的Hi-Fi音频编解码器IP平台已经实现了全球最低功耗,同时实现了100dB动态范围的卓越性能.该新型C17824sm音频编解码器建立了Hi-Fi最低功耗性能的新标准.     

RS编码器在智能探测车通信模块中的运用

文中基于RS编解码原理提出了一种可运用于无线遥控智能探测车的RS编码器,并使用Altera公司的FLEX系列芯片MAXEPF10K10LC84-4设计实现了基于FPGA的RS编码器模块,完成了智能探测车通信模块中的信号编码功能。该编解码器已经成功应用于无线遥控智能探测车上,结果可以满足要求,并取得了令人满意的效果。     

基于FPGA的高速RS编解码器设计与实现

本文详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。在资源占用允许的同时最大限度提高编解码速度。     

宽带/窄带：谁将“带”领业界

虽然看似胜负已定,但是裁决宽带与窄带编解码器之间争论的最有效方式还是要视个案而定.对于VoIP业务的最终用户,宽带编解码器相对于窄带编解码器的优势一目了然:宽带编解码器可提供更高的语音质量.宽带语音编解码器还提供双倍的采样率,从而带来50～7000Hz的有效带通.而在标准窄带VOIP电话中,语音信号采样率仅为8000Hz.     

用分段采样啁啾光栅实现谱相位编码

设计并实现了基于采样光纤光栅的光码分多址(OCDMA)谱相位编解码器.根据等效啁啾原理,采用分段采样啁啾的方法将宽谱光源的不同频率分量在时域上分离并重新组合,并将地址码信息用等效相移的方式引入到不同的频率分量上实现谱相位编码.采用该方法制作的编解码器具有制作简单、工艺要求低的特点,便于系统应用.对该编解码器的性能进行了计算机仿真并与实测数据进行了对比,结果显示该编解码器具有较好的性能.     

高速光通信中的级联码设计与VLSI实现

本文设计了应用于光通信系统的RS(255,239)+BCH(2184,2040)级联码编解码电路。级联码系统中,RS码与BCH码速度的不匹配是影响性能的最大瓶颈,本文采用并行度为8的并行BCH编解码器来实现与RS码速度的匹配。推导了BCH编码器并行化方法,并利用子项共享的方法来减少子项的扇出,使每个子项的最大扇出数不超过10。利用并行伴随式计算和并行钱氏搜索来提高BCH译码器的吞吐量,同时充分利用截短码的特性使钱氏搜索时间减少了46%。级联码的编解码器已用TSMC 0.18-μmCMOS标准单元库方法实现,后仿真结果表明,在312.5MHz的时钟下,级联码能够正常工作,能实现2.5Gb/s的数据吞吐量。建立了基于Xilinx FPGA的测试验证平台,测试结果表明电路功能正确、工作正常。     

RS-CC级联码算法的研究及其DSP的实现

本文对802.16a的编码方案进行了讨论,研究了RS-CC编译码算法,并根据DSP实现的特点对RS的译码算法进行了改进,同时给出RS-CC编解码系统的DSP设计思路和实现方案,最后采用TMS320C6201实现了该编解码器。译码速率可达600kb/s。     

RS编译码电路的可重构性研究

针对当前RS码编译码器通用性差的特点,以可重构的思想,提出了一种根据输入配置信息改变电路结构,满足多种RS码编码标准的编译码结构。介绍了基于线性反馈位移寄存器的编码原理及可重构改进方法。通过乘法和加法的迭代运算实现了伴随多项式的并行运算。采用改进欧几里德算法求解关键方程,运用钱氏搜索算法实现了错误位置的查找,并提出以上两种算法的可重构计算结构。通过分析可以看出:该方案增加了少量的资源开销,满足了多标准的RS码编译需要,具有较好的通用性。     

适合NAND闪存控制器的BCH纠错编译码器VLSI实现

随着大容量MP3播放器、PMP播放器、数码相机、智能手机等消费电子产品的需求持续增长,MLC的NAND闪存已经取代SLC的NAND闪存成为市场主流。而存储容量的增大所带来良率与可靠性的下降,意味着我们需要纠错能力更强大的硬件编译码器来处理可能发生的错误。针对固态硬盘需要支持多通道的NAND闪存,纠错编译码器也要有能够处理并行I/O总线的能力,本文实现了可由软件配置、最大纠错能力t为可变的1~16b的BCH纠错编译码器,在计算错误位置多项式的过程中使用了修正的欧几里德算法。     

Systolic and Non-Systolic Scalable Modular Designs of Finite Field Multipliers for Reed–Solomon Codec

In this paper, we present efficient algorithms for modular reduction to derive novel systolic and non-systolic architectures for polynomial basis finite field multipliers over $GF(2^{m})$ to be used in Reed–Solomon (RS) codec. Using the proposed algorithm for unit degree reduction and optimization of implementation of the logic functions in the processing elements (PEs), we have derived an efficient bit-parallel systolic design for finite field multiplier which involves nearly two-thirds of the area-complexity of the existing design having the same time-complexity. The proposed modular reduction algorithms are also used to derive efficient non-systolic serial/parallel designs of field multipliers over $GF(2^{8})$ with different digit-sizes, where the critical path and the hardware-complexity are further reduced by optimizing the implementation of modular reduction operations and finite field accumulations. The proposed bit-serial design involves nearly 55% of the minimum of area, and half the minimum of area-time complexity of the existing bit-serial designs. Similarly, the proposed digit-serial/parallel designs involve significantly less area, and less area-time complexities compared with the existing designs of the same digit-size. By parallel modular reduction through multiple degrees followed by appropriate logic-level sub-expression sharing; a hardware-efficient regular and modular form of a balanced-tree bit-parallel non-systolic multiplier is also derived. The proposed bit-parallel non-systolic pipelined design involves less than 65% of the area and nearly two-thirds of the area-time complexity of the existing bit-parallel design for a RS codec, while the non-pipelined form offers nearly 25% saving of area with less time-complexity.      

无线信元反向复用及动态容量调整技术研究

根据ATM无线链路组网需求,提出了适合无线链路反向复用的编码及动态容量调整技术。该技术适用于利用微波、散射和卫星等传输手段进行ATM/MPLS无线机动组网,编码纠错门限为2×10-3,当通信节点无线传输距离增大或信道传输质量变恶劣时,通过动态容量调整技术自动降低信号速率以提高业务传输质量,该项技术特别适合新一代宽带网络。     

A multi-D trellis decoder for A 155 Mb/s concatenated codec

An implementation of a 16 state, rate 8/9 six-dimensional (6-D) 8PSK rotationally invariant trellis decoder for use in a concatenated codec is described. The concatenated codec allows transmission of STM-1 signals (at the 155.52 Mb/s information rate) over a 72 MHz satellite transponder. The inner trellis decoder is used with an outer (255,239) RS block decoder. The trellis decoder operates at 165.93 Mb/s and currently has an implementation loss of only 0.2 dB. The concatenated codec achieves a bit error ratio of 10^?10 at an Eb/N⁰ of 8.2 dB (assuming an ideal modem and AWGN channel). Details are given of many Viterbi decoding ‘tricks’ that were used in order to implement the main functions of the decoder on two 10,000 gate equivalent CMOS programmable gate arrays.     

DVB-DSNG系统下无线调制解调器的FPGA实现

数字电视广播的数字卫星新闻采集标准(DVB-DSNG)采用RS码和P-TCM编码分别作为可选的外码和内码,QPSK以及高阶调制(8PSK,16QAM)作为调制方式,在保持信息传输速率且不增加带宽的情况下提高频谱利用率。针对DVB-DSNG系统,在P-TCM编解码器基础上,设计了实时基带信号调制解调器,通过仿真,在FPGA上进行了设计的验证。