基于覆盖率驱动的双模导航芯片验证平台构建

本文介绍了一种基于覆盖率驱动的双模导航芯片验证系统,该系统基于典型的UVM方法学结构,具有自动激励产生、自动结果比较及自动覆盖率收集等功能。本文应用该系统对双模导行芯片进行了完备性验证,达到了功能覆盖率100%的总体目标。     

基于UVM验证方法学的数字交换芯片验证平台

采用统一验证方法学(universal verification methodology,UVM)搭建验证平台,对数字交换芯片的功能进行验证[1]。由于数字交换芯片的数据处理量较大,验证平台产生受约束的随机激励来验证数字交换芯片的功能,并通过代码覆盖率和功能覆盖率来完善验证用例。仿真结果表明,通过该验证平台验证数字交换芯片的功能正确,功能覆盖率达到100%,并通过机台测试。     

基于e语言的验证自动化系统

本文介绍了目前国外芯片设计公司最流行的验证技术-基于e语言的自动验证系统。通过e语言可以方便地建立验证环境,随机产生基于约束的激励,完成功能覆盖率验证,大大提高验证的效率。     

应用VMT快速搭建验证平台

介绍了如何应用验证模型快速搭建系统验证平台。在基于VMT的验证平台中,使用验证模型驱动待测系统,检测系统响应。该平台结构简单、思路清晰,有效地缩短了系统验证周期,提高了验证质量。结合项目给出了基于Synopsys公司提供的VIP验证模型的验证平台框架与流程实例。     

基于VMM统一验证平台的处理器芯片功能验证

本文结合处理器芯片实际项目,重点介绍了功能验证环节的工作。文章基于VMM验证平台,利用System Verilog语言自动生成测试激励,采用断言和功能覆盖率相结合的验证方法,实时监测RTL模型运行时的各种信号,自动进行覆盖率统计,通过增加约束实现覆盖率的快速收敛。文章最终给出了基于VMM验证平台进行功能验证的结果,绘制了功能覆盖率上升曲线。     

一种可配置的EDA仿真验证方法

介绍了一种适用于5000逻辑单元以上规模电路的可配置EDA仿真验证方法.它由可配置的测试台生成器自动产生测试台,并管理测试向量的注入和仿真状态的存储.与以往研究采用的定时触发的激励信号注入方式不同,本方法采用事件触发,从而保持了与被测电路仿真过程的实时交互.自动生成测试台代码可避免设计人员进行重复性编码并提高了可靠性.事件触发的仿真状态保存机制大大节省了存储空间.     

某嵌入式软件可靠性仿真测试系统设计与实现

根据软件可靠性要求,在对某嵌入式控制软件进行功能需求和组成结构分析的基础上,设计实现了一种嵌入式可靠性仿真测试系统。该系统主要是针对某嵌入式被测系统建立仿真测试环境,对被测系统中的嵌入式软件进行可靠性测试。文章重点对系统设计中的需求分析、系统构成和构成系统各个模块的设计方法进行了阐述。最后通过测试实践验证了系统在实际嵌入式软件可靠性测试中具有较高的使用价值,并为其他类嵌入式软件的可靠性测试提供了一种较为灵活的思路。     

连续波行波管放大器功率／增益与相位自动扫频测量系统

本文全面论述了利用商品仪器建立ＣＷ－ＴＷＴ自动扫频热测系统的技术考虑，介绍了系统的硬件与软件设计和系统功能的实现方法。该系统可在０．０５－１８ＧＨｚ的频率范围内自动测量各种激励条件下ＣＷ－ＴＷＴ的功率／增益及相移，并实现不同器件的增益与相位一致性比较等，是ＣＷ－ＴＷＴ特性测量的强有力工具。     

基于VMM验证方法学的USB控制器IP验证方案

针对USB控制器IP的功能及结构特点,并且尽可能更快地完成验证以适应上市的需求,提出了一种基于VMM验证方法学的高效验证方案。建立了一个层次化的、可重用的验证平台。利用VMM测试激励约束性随机产生的特点,提出了分层解析、分层约束的激励产生方法;利用Synopsys公司开发的验证IP（VIP）：AHB总线功能模型和USB主机模型,快速构建仿真环境,模拟实际数据流的通信过程;充分发挥VIP的内部＂后门＂的作用,增强验证平台测试流的可控性。验证结果表明该验证平台能全面验证USB控制器IP,且性能稳定、兼容性强;通过模拟实际的工作流程,达到了优化设计、缩短验证周期的目的。此方案的一些设计思想,对系统级平台及其他模块级验证平台设计具有参考意义。     

基于模拟的SoC功能验证研究

基于模拟的验证技术在SoC等复杂数字系统功能验证中一直占据统治地位.模拟激励产生的速度和质量是决定验证过程收敛速度的关键因素,覆盖率信息定量地表示了验证完成的程度.覆盖率导向的受约束随机激励生成技术提高了验证过程的效率和自动化程度.按照是否需要待验证设计的内部结构信息,将受约束随机激励生成技术分为基于学习的激励生成和基于构造的激励生成两类并分别进行分析.对基于模拟的SoC功能验证涉及的其它关键技术如:约束定义、覆盖率分析及IP核及核间通信协议的功能验证等国内外研究现状进行了分析和总结,并对未来的发展趋势和研究方向进行了展望.     

基于事务的RVM随机向量产生器在SOC验证中的应用

在搭建层次化验证平台时,产生器是一个重要的模块,它能否根据需要产生随机向量直接关系到测试平台的可靠性.传统的激励产生方法由于是用人工生成的,效率低且性能也不令人满意,已经不能满足当前大规模芯片验证的需求.介绍了一种基于事务的随机向量产生器,它把基于事务的验证策略和随机向量产生器结合起来,通过产生受限的随机数据,提高了激励的覆盖率.与传统的向量产生方法相比,基于事务的随机向量产生器能够使验证平台更可靠,同时减轻了验证工程师的工作,加快了芯片上市的时间.     

基于8位CPU核的混合信号SoC验证技术

教模混合系统芯片（SoC）验证技术是SoC设计中的一个难点。文中基于8051核总线构建一个8位SoC设计验证平台,利用NC-SIM的数字仿真环境和Hsim的模拟仿真环境相结合的方式,对整个混合电路进行验证。该验证环境是建立在IP复用规范的基础上,具有很强的可移植性。同时该环境使用的激励文件和IP可以被一起设计复用,因此在仿真精度和仿真速度都能够得到保障的前提下,可以大大减轻电路混合验证的工作量。通过该混合验证环境,成功设计一个8位SoC芯片,功能和性能指标都达到用户要求。     

Real-time automated register abstraction active power-aware electronic system level verification framework

All modern low power system on a chip (SoC) architectures are equipped with an in-built power management system. Every new system is expected to have more features and lower power consumption, resulting in a continuous demand to improve energy efficiency. To cope up with the ever increasing demand, an active power-aware management verification architecture is necessary to minimize the power consumption. Power reduction techniques include clock-gating, power-gating, multi-voltage, and voltage-frequency scaling. The proposed verification architecture utilizes the Unified Power Format (UPF) 2.1 libraries to achieve early design verification at the Electronic System-Level (ESL) of abstraction. The proposed testbench can verify several designs of different power management schemes. The presented work offers a reduction in power states, CPU time and simulation time as compared to existing techniques. The interactive formal and simulation-based verification methods are used in this paper to remove the simulation artifacts during functional and power co-simulation. Additionally, this paper incorporates functional correctness and power-aware checks for different modules of Design Under Verification (DUV) at Transaction-Level Modeling (TLM).     

信号发生器自动检定系统

信号发生器自动检定系统通过系统配置、硬件设计、系统及测量软件的编制和调试、误差分析与处理,实现了频率达到26．5GHz射频、微波合成信号发生器性能的全自动检定。单次连接可完成频率、功率、调制、频谱纯度、失真等26个参数的全部自动检定,并兼容手动、半自动、全自动的状态;已完成的被检信号发生器的型号有四十余种,且系统可以实时自动添加;系统的标准仪器配置设计结构开放,可方便替换;系统运行高速、准确、可靠。系统良好的兼容性、适应性和实用性。使系统具有较强的推广应用价值。该信号发生器自动检定系统可广泛应用于计量技术机构的信号发生器的自动检定。该系统的建立是计量检定工作的发展方向,同时对射频、微波仪器实现计量检定的自动化有着普遍的指导意义。     

一种新的关键词确认方法

本文提出了一种新的基于模型距离矩阵的关键词确认算法,并给出模型距离的定义及其训练方法,利用模型相对距离矩阵对语音识别结果进行确认.对于关键词库较大的关键词检出系统,通过对关键词分段,得到扩展的模型距离矩阵确认算法,使得大词表确认问题得到很好的解决,并能够获得和小词表系统一样的确认效果.为了对关键词库进行方便的操作,模型距离矩阵的更新算法使得用户可以很方便地修改关键词库内的关键词,而不必重新训练整个模型距离矩阵.     

基于APTIX设备实现对数字系统的硬件加速验证

随着硬件描述语言(HDL)的发展,数字系统日趋复杂,对其进行验证需要很长时间,根据近年来的统计,对数字系统设计进行测试验证所花的时间占整个设计过程的60%以上.但是现在许多可编程逻辑器件(PLD)厂家都能够提供相关电子设计自动化(EDA)软件来完成对数字系统的快速验证,其中APTIX公司的设备是价格低、验证速度快、基于层次化和模块化的验证平台.文中以APTIX设备为开发环境,应用硬件加速验证的方法来实现对数字系统的快速验证.     

An Adaptive Utterance Verification Framework Using Minimum Verification Error Training

This paper introduces an adaptive and integrated utterance verification (UV) framework using minimum verification error (MVE) training as a new set of solutions suitable for real applications. UV is traditionally considered an add‐on procedure to automatic speech recognition (ASR) and thus treated separately from the ASR system model design. This traditional two‐stage approach often fails to cope with a wide range of variations, such as a new speaker or a new environment which is not matched with the original speaker population or the original acoustic environment that the ASR system is trained on. In this paper, we propose an integrated solution to enhance the overall UV system performance in such real applications. The integration is accomplished by adapting and merging the target model for UV with the acoustic model for ASR based on the common MVE principle at each iteration in the recognition stage. The proposed iterative procedure for UV model adaptation also involves revision of the data segmentation and the decoded hypotheses. Under this new framework, remarkable enhancement in not only recognition performance, but also verification performance has been obtained.     

一种32位MCU的FPGA验证平台

随着应用的复杂化和多样化,微控制器(MCU)设计规模急剧增大,性能要求越来越高。为缩短芯片验证时间,提高验证效率,采用FPGA原型验证平台是一个有效的方法。通过建立基于FPGA的高性能原型验证系统,可及时发现芯片设计中的错误和不足,进而缩短MCU芯片研发周期。以一款通用MCU为研究对象,通过修改时钟系统,替换存储器和综合布局布线设计FPGA验证平台,并利用该平台进行软硬件协同验证,为该芯片的验证工作提供了高效有力的支撑。     

Efficient Generation of Stimuli for Functional Verification by Backjumping Across Extended FSMs

Extended finite state machines (EFSMs) can be efficiently adopted to model the functionality of complex designs without incurring the state explosion problem typical of the more traditional FSMs. However, traversing an EFSM can be more difficult than an FSM because the guards of EFSM transitions involve both primary inputs and registers. This paper first analyzes the hardness of traversing an EFSM according to the characteristics of its transitions. Then, it presents a methodology to generate an EFSM which is easy to be traversed. Finally, it proposes a functional deterministic automatic test pattern generation (ATPG) approach that exploits such EFSMs for functional verification. In particular, the ATPG approach joins backjumping, learning, and constraint solving to (i) early identify possible symptoms of design errors by efficiently exploring the whole state space of the design under verification (DUV), and (ii) generate effective input sequences to be used in further verification steps which require to stimulate the DUV. The effectiveness of the proposed approach is confirmed in the experimental result section, where it is compared with both genetic and pseudo-deterministic techniques.