高性能并行Turbo译码器的VLSI设计

提出一种高度并行的Turbo译码器。该译码器包含32个并行的基-4子译码器,采用改进的滑窗译码流程和存储单元划分方案,使吞吐率最高提升43.2%。在SMIC 0.13 μm工艺下,该译码器包含194万等效门,在294 MHz时钟频率和5.5次迭代下,吞吐率可达 1.19 Gb/s,满足4G移动通信标准LTE-Advanced的峰值吞吐率要求。     

片间高速图像传输系统的设计与实现

针对图像采集与处理系统研发中的现场可编程门阵列(FPGA)之间的高速图像数据传输问题,设计了一种全双工、高吞吐率、高稳定性和高抗干扰能力的高速图像数据传输方案。设计的片间高速图像传输系统提供了通用的图像传输接口,可兼容不同的数据位宽和用户时钟频率。高速图像传输模块分为协议层和物理层。协议层包括跨时钟域电路和CXP图像传输协议编译码电路,完成跨时钟域和图像数据流编译码处理;物理层基于Aurora 8B/10B core,完成数据流的串并转换以及多通道绑定等处理,并采用GTH收发器实现高速串行数据的收发。仿真测试表明,图像数据传输正确,图像数据流同步时钟最高可达250 MHz,传输位宽达128 bit,最高吞吐率可达32 Gbit/s,平均吞吐率为20 Gbit/s,并且还有很大的提升潜力。该高速图像传输系统能够实现高吞吐率、高抗干扰、低错误率的图像数据传输,有助于各种不同视觉测量系统和图像处理系统的开发,具有广泛的应用价值。     

一种基于分组的低功耗变长解码器的设计

变长码作为一种最流行的数据压缩技术,已被许多数据压缩标准,如JPEG,MPEG-2和H.263等作为编码方法但由于解码过程中的循环依赖性,限制了解码吞吐率。本文介绍了一种基于分组方法的低功耗变长解码器结构,它是利用变长编码本身的信息冗余降低功耗的,通过设计添加一个锁存器的方法来缩短变长解码器的关键路径,描述了一个对变长码表进行分组控制的有限状态机控制器,从而达到高吞吐率输出的目的。     

新一代多模视频解码芯片的硬件结构设计

提出了一种基于片上系统的可兼容多标准的视频解码系统结构,以满足多模解码芯片的低本设计要求,并给出了新一代多模视频解码芯片硬件结构的具体实现方案,其包含AVS、MPEG-2、MPEG-4标准的解码,此实现方案可为该多模解码器节约45%的运算单元、28%的RAM资源、86%的RAM面积以及部分Registerfile与通用电路.     

H.264/AVC中CAVLC解码器的硬件设计与实现

设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销。整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。     

高数据吞吐率Reed-Solomon解码器

提出了一种新型的高数据吞吐率RS解码器,它采用无除法Berlekamp Massey,Chien和Forney等算法实现。该解码器采用一种新型的结构化复接流水线结构,具有很高的效率和突出的吞吐能力。根据设计实现的解码器性能,该解码器相比现有的解码器具有显著的吞吐率增益。     

基于STM32嵌入式的无线通信远程数据传输控制系统设计

无线通信远程数据传输控制系统对提高数据传输稳定性起到积极作用,大量数据传输任务给系统的控制功能带来巨大挑战,为此利用STM32嵌入式技术实现无线通信远程数据传输控制系统的优化设计。将STM32芯片以嵌入式的方式安装到数据传输控制器中,改装传输数据处理器,加设时钟发生器。通过系统电路的调整与连接,完成数据传输控制硬件系统的设计。在硬件设备的支持下,采集并处理无线通信数据资源,设置远程数据传输控制协议。在协议约束下,根据信道特征合理分配远程传输数据资源,最终从传输速率、传输流量等方面,实现系统的无线通信远程数据传输控制功能。通过系统测试实验得出结论：在优化设计系统的控制下,远程数据传输速率误差、丢包率控制和传输拥塞总时长均低于预设值,且吞吐率高于88%,由此说明优化设计系统的控制功能和运行性能均满足设计与应用要求。     

Huffman并行解码算法的改进与实现

为了提高Huffman解码的效率和实时性,采用并行处理技术和改进的Huffman并行解码算法,设计基于现场可编程门阵列FPGA的Huffman并行解码器。在不考虑Huffman编码长度的情况下,解码器通过插入流水线结构的方法将Huffman码流的码流头和信息码流分开,同时进行解码。硬件仿真结果表明,在一个时钟节拍内解码器处理的数据位数与解码效率成正比,位数越多,实时性越好。     

一种高性能CABAC解码器结构

针对高清晰数字电视应用,提出了一种针对H.264标准的CABAC硬件解码器结构。通过高效的SRAM组织,在提高解码器访问SRAM的效率的同时减小了SRAM的面积。高效的解码器架构设计,使得每一个时钟周期可解码1bit的语法元素,与软件和现有解码器相比提高了解码速度。可以通过全硬件的方式解码基于主规范(main profile)的H.264码流,满足高清晰数字电视的要求。     

基于上下文预测算法的位平面解码器VLSI设计

位平面解码器作为JPEG2000解码系统中算法复杂、运算量最大的组件,限制了解码器的工作效率,为此,以下提出了一种上下文预测算法,并将该算法与基于组的像素点跳跃算法混合使用,实现了数据处理的流水线操作,提高了位平面解码器的工作速度.并采用Verilog HDL硬件描述语言进行了RTL级描述,经过功能仿真和DC综合,最高工作频率可达100MHz,内嵌到JPEG2000解码器系统中,可满足图像实时解码的要求.     

多核网络处理器的高速数据交换控制结构

提出一种用于多核网络处理器数据通道处理的高速MAC接口数据交换控制结构。利用主动请求机制控制数据包的接收,通过多线程分配策略实现对接收数据的并行处理,维护数据包的到达顺序,实现高速数据传输。仿真与验证结果表明,接收控制器模块能在85 MHz工作时钟下达到2.56 Gb/s的数据吞吐率,满足网络处理器OC-48的线速处理要求。     

AVS解码器帧内预测模块硬件优化设计

根据AVS标准中的帧内预测算法特点提出一种用于AVS解码器的帧内预测硬件模块优化设计方案,该设计使用两维滤波单元对参考数据进行处理,每个块的帧内预测运算在8个时钟周期内完成.与此同时,结合寄存器的移位操作简化参考数据选择机制,避免大量高位宽数据选择器的使用,减少资源的消耗.综合结果表明,该设计满足高清图像的实时解码需求.     

SM4算法在无线通信中的硬件实现与应用

随着无线通信的快速发展与普及,通信的安全问题成为研究的重点。针对数据吞吐量不高,但实时性要求严格的无线通信问题,设计了一个SM4的硬件电路模块。在Altera的Cyclone系列FPGA上占用1 875个逻辑单元,时钟频率100 MHz,吞吐率为266.5 Mb/s。将该模块应用于此通信链路中,并搭建了一个无线通信加密平台,实验结果表明SM4加密算法在物理层上的应用对于信息传输的安全具有重要意义。     

基于AVS的软硬件协同可变长码解码器设计

提出一种基于软硬件协同方法的AVS可变长码解码器结构设计.定长码、指数哥伦布码及AVS视频标准特有的基于内容自适应二维可变长码(CA-2D-VLC)均可在该解码器上实现正确解析.通过对19张可变长码表的优化整合,提出一种新的码表设计方法.经验证,新码表相较使用原始码表可将硬件消耗降低30%以上.为确保整个系统设计的合理性和正确性,以RM52J为蓝本编写针对本解码器的验证器,通过对92个一致性测试码流序列解析对比,表明本设计满足AVS视频解码要求.     

AVS解码器流水线控制机制的一种改进设计

根据AVS视频标准中的解码算法特点,提出一种改进的AVS解码器流水线控制机制.该流水线对解码模块采用两级控制策略,不同级别流水线中的解码模块数据处理粒度不同,节省了级间缓存.同时,合理安排数据处理顺序,减少了数据等待时间.仿真结果表明,该设计在不影响系统解码性能的基础上节省了大量的存储器资源.     

JPEG2000遥感图像实时压缩系统

随着遥感技术发展,传输型空间飞行器系统中传输大量遥感数据的需求日益增加,对图像压缩处理能力提出了更高的要求,而现今相对落后的遥感图像压缩设备与海量数据压缩需求形成了矛盾.为解决这一问题,该文提出了一种遥感图像实时压缩系统的设计实现方法.此方法基于先进的JPEG2000图像压缩标准,使用专用协议芯片,结合高速的CompactPCI内部总线和可编程逻辑芯片,搭建了硬件压缩系统,并在工控机终端建立软件解码单元,实现了大量遥感数据的实时传输压缩与解码显示,提供了实验结果,并针对实验图像数据,给出了适合于遥感图像压缩的参数设置情况.测试证明,该遥感图像压缩系统能够实时连续压缩数据,图像压缩效果达到应用要求.     

基于Verilog的曼彻斯特Ⅱ型码解码器设计

为研制1553B总线转换卡,给出了一种基于硬件描述的曼彻斯特Ⅱ型码解码器设计方案;该方案先利用Verilog语言描述少量逻辑单元(LE),构成逻辑处理模块,继而搭建出解码器;针对干扰问题,提出了边缘检测法识别同步头并寻找时钟基准和多数判定法解码曼彻斯特Ⅱ型码两种方法,并对不同模块之间同步等问题进行了研究;经过在EDA开发环境中进行时序仿真,结果显示设计满足需求,正确识别了状态/命令同步头,且曼彻斯特Ⅱ型码解码正确无误。     

基于Arduino的AIS数据分布式采集研究

为了解决船舶自动识别系统(automatic identification system, AIS)数据的分布式采集,使全球AIS消息报文接收、解码、封装、转发操作的安装成本更低、稳定性更好、安全性更高、维护工作量更小；通过采用以Arduino嵌入式平台为核心结合外围电子器件开发的网络解码器组成分布式采集网络,并采用C语言将合理的数据结构和算法直接在MCU上编程实现,来取代以x86架构和操作系统为基础的网络解码器;通过实验可以证明,采用Arduino技术的AIS网络解码器的解码效率能够满足AIS基站发送数据的速率要求,解码内容正确,能按照约定的网络传输格式转发消息内容,可应用于全球AIS数据的分布式采集中;该成果具有功耗更低、运行更稳定、成本更低廉等优点,对需要大量使用网络解码器来构建的AIS数据分布式采集网络具有重大现实意义。     

基于Nios II软核的遥感图像实时压缩系统

针对在空间遥感探测领域,大量遥感图像传输和对图像实时处理的需求,提出一种基于Nios II 软核的遥感图像实时压缩系统的设计方法.该方法基于先进的JPEG2000图像压缩标准,使用专用协议芯片,结合嵌入式处理器和可编程逻辑器件,搭建了硬件压缩系统,并在基于Nios II软核的遥感图像实时压缩系统工控机终端建立软件解码单元,实现了大量遥感数据的实时传输压缩与解码显示.测试证明,该遥感图像压缩系统能够实时连续压缩数据,图像压缩效果达到应用要求.通过测试结果分析,并结合具体的工程任务,指出了该图像压缩系统下一步的改进方向.     

基于USB3.0的GPP软件无线电系统的硬件平台设计

针对基于通用处理器(GPP)的软件无线电(SDR)系统的基带数据传输问题,提出了一种基于USB3.0接口的WCDMA软件无线电系统的硬件平台。基于WCDMA系统的要求,选择了USB3.0控制器、FPGA和DDRII组成的硬件平台,最终实现了WCDMA系统基带数据的高吞吐率、低延时传输,并验证了USB3.0技术在WCDMA系统中应用的可行性。实验结果表明,在基于USB3.0的GPP软件无线电系统中,USB3.0的接口速率能达到200 Mb/s,系统的回环延迟时间为0.7 ms左右,能够满足WCDMA系统的需求。