完全自校验四余度容错系统设计

完全自校验四余度容错系统是由完全自校验电路管理一个传统的四余度容错系统组成,其中完全自校验电路的功能是用来检测冗余模块错误信息和校验电路本身的错误。错误信息指示主要依赖于错误信息输出,它可以用来产生停止信号来阻止错误的传播。校验电路内部错误产生的指示码和冗余模块错误信息无关,但是可以屏蔽冗余模块和完全自校验电路的错误。此系统具有很高的可用性和可维护性。     

微小卫星星载计算机存储容错技术研究

结合南京航空航天大学小卫星研制课题,针对数据在星载计算机存储器存储的过程中,由于太空中辐射导致的单粒子翻转效应(SEU)使存储数据产生错误的现象,提出了采用纠检错技术对该小卫星存储模块进行设计的方法,与硬件系统相结合,实现小卫星数据存储系统容错。探讨了用VHDL语言实现纠错模块的方法,并最终用FPGA实现。此设计用modelsim进行了仿真测试,效果良好,同时在小卫星模拟仿真运行过程中,运行正常,多次得到了验证。     

微小卫星星载计算机存储容错技术研究

结合南京航空航天大学小卫星研制课题,针对数据在星载计算机存储器存储的过程中,由于太空中辐射导致的单粒子翻转效应(SEU)使存储数据产生错误的现象,提出了采用纠检错技术对该小卫星存储模块进行设计的方法,与硬件系统相结合,实现小卫星数据存储系统容错.探讨了用VHDL语言实现纠错模块的方法,并最终用FPGA实现.此设计用modelsim进行了仿真测试,效果良好,同时在小卫星模拟仿真运行过程中,运行正常,多次得到了验证.     

n中取m代码的完全自校验(TSC)校验口的一种新的设计方法

本文提出了为n中取m代码设计有效的完全自校验(TSC)校验■的一种新方法。该方法基于把输入码变量划分成任意的r类。本文确定了在m,n和r中必须保持必要的设计条件。校验■基本上由与1/2到1/2子校验■连接的m/n到1/2子校验■组成。所进行的成本分析指出,对于 n≤4m 的多由m/n 代码,r值导于3或4获得最经济的校验■。同早期的一些设计相比较,逻辑复杂性和测试复杂性方面有了很大的改进。     

容错飞控系统中关键技术设计及工程实现

容错技术能够提高飞行控制系统的可靠性及安全性,介绍飞行控制系统三大组成部分(机载计算机、传感器、伺服机构)的容错技术;描述机载计算机的余度的架构、通道同步及交叉链路传输技术、故障检测、仲裁技术,双余度传感器数据选取及伺服机构重构容错;给出了关键技术的硬件电路与软件流程,经过大量的测试及半实物仿真试验,结果表明该飞行控制系统容错方案设计合理可行,在满足航电系统方案的前提下有效地保证了控制系统的可靠性与容错能力.     

双容错磁盘阵列校验散布布局的优化

采用模拟退火算法,对双容错磁盘阵列RAID6的数据布局进行校验散布优化,并且根据理想数据布局最主要的标准"重构负载均匀分布",以及对性能影响也较大的标准"校验负载均匀分布",对这种校验散布算法进行了验证,最后通过仿真实验,测试它的性能,并做出分析,结果显示该方法使RAID6在降级模式和重构模式下的负载得以均匀分布,从而使它的性能得以提高。     

无人机系统自平衡容错控制与故障诊断

随着无人机的广泛普及和自主控制技术的深入研究,现代战争已经离不开无人机的身影。而无人机在其拥有特殊优势的同时也需要更多的维护来确保无人机执行任务过程中的安全。本文引入生物学思想中的自平衡理论,进行无人机容错控制与故障诊断系统设计,通过设计“平衡点”确定无人机的安全状态,并建立基于原始内驱力和次要内驱力的自平衡理论模型,将容错控制与故障诊断不仅应用于故障预测和健康管理,更创新提出将容错控制与故障诊断作为判断无人机是否可作为攻击时自杀武器的判据。仿真试验表明,无人机在穿越敌占区时,可根据自身的故障情况判断是否可以返航或作为自杀式武器,证明了算法的有效性。     

容错处理器阵列的并行重构及VHDL实现

网格连接的处理器阵列是一种应用广泛的高性能体系结构,而容错处理器阵列的重构技术是近年来的研究热点之一.现有的研究多数集中在串行重构算法上,忽视了该结构重构时内在的可并行性.本文根据阵列结构的特点设计了一种基于VHDL语言的重构算法,该算法从第一行的各个无故障处理器单元同时向下选路,具有潜在的并行性,.实验结果表明,与现有的串行算法相比,本文提出的并行算法同样能够生成最大规模的目标阵列并且当物理阵列大小为48×48,本文提出的并行算法加速重构将近20倍.     

适用于空间环境下的FPGA容错与重构体系

FPGA极大地提高了电子系统设计的灵活性和通用性，被广泛地应用在各个领域。在空间环境中，FPGA 容易受到SEU的影响而导致内部逻辑的紊乱，系统重构与故障恢复也比较困难。该文提出了一种在星载环境下，使用CPLD对FPGA进行基于错误诊断的容错体系结构设计，兼顾到了系统重构与故障恢复，在实验中取得了较好的效果。     

单片机上软件实现循环冗余校验的方法

本文根据数学推导和工程实践的结果,论述了在单片机上如何运用软件方法,使生成多项式CRC─CCITT和CRC—16在串行同步通信中实现循环冗分校验的问题,并给出了详细的程序示例,还指明了用循环冗余校验的原理计算HDLC规程帧校验序列时的区别。     

基于字节的循环冗余校验算法及FPGA实现

循环冗余校验码CRC编译码方法简单,检错、纠错能力强,误判概率低,已成为各种差错控制中最常用的一种编码检验方式.介绍了基于字节的CRC编码原理及校验规则,使用硬件描述语言VHDL实现CRC编码,完成了CRC编码器的FPGA实现.     

基于DCOM的高效容错分布式数据库系统的设计和实现

文章介绍了分布式数据库系统概念、Browser／Server计算模式和DCOM技术,设计并实现了一种基于DCOM的高效容错分布式数据库系统。     

容错数字信号处理系统的设计方法及实现

高物可靠性的信号处理对于并行处理器的高速实时应用越来越重要。已知在状态空间模型下线性数字信号处理算法可以表示秋为阵与矢量乘积形式，在该模型下，我们假设同一种运算在主计算过程中具有相同的错误概率，即计算过程是珠，并利用矩阵划分的方法提出一种具有纠错能力的容错设计方案。     

串行通信系统中一种综合容错技术的研究

数据传送的准确性和连贯性是串行通信系统的重要性能指标,通常采用一定的容错技术,广泛使用的有奇偶校验、CRC校验和海明码校验等,但奇偶校验无法检验出偶数个码元出错,CRC4校验只能检错2位或纠错1位。通过综合运用奇偶校验和CRC-4校验,提出一种综合容错技术,能够纠错1位和检错2位、检错4位、检错2．7％的3位码元错。     

基于FPGA 技术的多通道CRC 校验系统

CRC编码由于其简单的编码规则的在网络及存储等诸多场合得到广泛应用,随着现代存储和传输技术的发展,软件编码校验已难以满足Gbit级高速传输的需要。基于FPGA技术设计了一个采用多通道高度并行技术实现的高速循环冗余校验（CRC）系统。系统采用五个2Gbps校验通道并行工作的方式来达到10Gbps的数据吞吐率,系统实现采用VerilogHDL硬件描述语言设计,在QuartusII8.0平台上进行综合与布线,并将该处理单元封装为独立的IP核,并以Altera公司的EP2C20F484C6芯片为下载目标进行实现验证。综合结果表明,本设计可满足高速数据完整性检查的速率要求。     

嵌入式多任务软件混合自容错机制

分析安全关键应用对嵌入式系统自容错能力的需求,进而研究嵌入式系统中关键任务状态的形式化描述方法及任务故障的自监测机制。在此基础上,提出一种基于策略的嵌入式多任务软件混合自容错机制。在该机制中,软件系统在监测各任务实体运行时状态的基础上,可依据不同方法对故障任务进行自恢复处理,并尽量保证系统主要功能的可靠性与稳定性。实验结果表明,该机制有助于从嵌入式软件方面提高嵌入式系统的可靠运行能力。     

一种具有自修复功能的容错数字电路

提出了一种针对数字电路的自修复容错方法。该方法基于胚胎细胞的可重构特性理论,用休眠细胞代替故障细胞的功能达到容错的目的。对应用实例的分析表明:在相同系统资源的情况下,所提出的方法在容错单元数上能达到整列排除法的4倍。     

企业级网络服务器的容错技术及实现方法

以邢台方圆集团ERP系统网络服务器容错为例，从容错技术方面讨论了在企业级网络服务中实现容错的方法——RAID和集群。此法可保证企业级网络服务器的数据高可靠性。     

计算机系统的容错技术方法

随着计算机技术的发展,计算机系统的可靠性越来越受到人们的重视,而容错技术是提高可靠性的一种有效方法。本文研究了计算机容错技术的各种方法,如硬件容错、信息容错、软件容错等,介绍了TMR（三模冗余）的原理及其缺点,详细研究了两种最基本的软件容错技术NVP和RB。这些容错技术可有效提高计算机系统的可靠性。