Viterbi译码中的路径度量存储管理

大约束度卷积码的Viterbi译码器硬件复杂度大,限制了其速度。该文分析了Viterbi译码器的结构,从路径度量存储管理着手,合理地组织了存储器结构,简化了ACS和度量存储器之间的接口电路。提高了译码速率,使译码器便于FPGA实现。     

Viterbi译码器的FPGA实现

详细分析了(2,1,6)Viterbi译码器的实现结构,提出了基于模块化并行算法构建Viterbi译码器,并利用Verilog在XilinxISE6.2中进行了建模仿真和综合,实验结果表明采用该结构体系,不仅降低了Viterbi译码器实现的复杂度,而且较好地均衡了面积和速度相互制约的矛盾。     

MIMO-OFDM中的高阶Viterbi译码器的研究

对MIMO—OFDM系统和Viterbi译码器算法作为最流行的卷积码解码方案进行了探讨。对Viterbi译码器进行进一步的优化设计以及降低其复杂性和功耗等方面的问题进行了探讨。提出用分支对称的特性来进一步降低Viterbi译码器的计算复杂度。     

基于IEEE 802.11a标准的解码器设计

基于IEEE 802.11a标准,设计并实现了一个新的解码器方案。方案中采用了软判决解映射;提出了一种并行添零方法;设计了一种全并行的Viterbi译码器,采用矢量差的"1范数"代替欧氏距离作为软判决译码距离。可以保证译码器性能、明显提高译码速度,并有效降低硬件实现的复杂度。通过计算机仿真和硬件调试,验证了该解码器的良好性能。     

卷积码Viterbi译码器的FPGA设计与实现

主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块，充分利用FPGA中丰富的触发器资源，减小了译码器状态控制的复杂度，提高了VB译码器的运行速度。     

Viterbi译码器的优化设计

Viterbi译码算法用FPGA实现时，其硬件资源消耗与译码速度始终是相互制约的两个方面，通过合理安排ACS单元和路径度量存储单元可有效缓解这两方面的矛盾。本文以(2，1，6)卷积码为例，基于基4算法提出的动态路径度量存储管理方法能在不影响译码速度的前提下有效降低译码器的硬件复杂度。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法,在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合,发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Furbo译码单元等集成在单片FPGA,形成单片信道译码单元。     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

信息理论与电子设备

1210 信息理论与技术0524991大约束度 Viterbi 译码器在 FPGA 中的实现[刊,中]/李鹏辉//中国集成电路.—2005,(7).—43-46(C2)本文介绍了针对约束长度为9,码率为1/2卷积码的 Viterbi 译码器在 FPGA 中的一种实现方案。其中采用了串并结合的方法兼顾面积和速度,并用流水线来提高译码速度。测试结果表明,本设计消耗硬件资     

基于FPGA的高性能Viterbi译码器的设计与实现

对Viterbi译码器3个重要组成部分之一——幸存路径管理和存储模块进行优化设计。采用一种新的方法（改进的寄存器交换法）作为幸存路径管理方案，取消了译码时的回溯读操作。与采用传统回溯法的译码器相比，该译码器具有较低的译码时延、有效的存储空间管理和较低的硬件复杂度。在总体设计中对译码器的其他部分也进行了相应的优化设计，进行了综合布线后仿真，译码器输出的最大数据速率达到了90Mbps。     

低速率语音通信中高效维特比译码的FPGA实现

维特比译码是卷积码勰码中一种最大似然的译码算法,文章给出了一种高效的卷积码编码及维特比解码FPGA硬件实现的结构,提出了一种采用（2,1,7）卷积码对2．4kbps MELP语音编码参数进行抗误码保护的信道编码方案。实验表明,能有效提舞噪声信道下传输的语音参数的抗误码性能。     

Reduced complexity sequence detection for high-order partialresponse channels

Detector hardware complexity of high-order partial response magnetic read channels is a major obstacle to high data rate operation and reduced area and power consumption. The method presented here reduces the complexity of single-step and two-step implementations of the Viterbi detector by applying a distance-enhancing code that eliminates some states from the code trellis. The complexity of the detector is further reduced by eliminating less-probable branches from the trellis. This is accomplished by a simple control mechanism that uses the signs of the consecutive input samples. The reduced set of add-compare-select (ACS) units is dynamically assigned to the detector states, decreasing the complexity of the Viterbi detector by roughly 50%. This method is demonstrated on high-order partial response systems with the E²PR4 target and an 11-level/32-state target. The simulation results show negligible bit error rate (BER) degradation for signal-to-noise ratios In the range of operation of contemporary disk drive read channels     

An effective simplifying scheme for Viterbi decoder

A Viterbi decoding algorithm with a scarce-state transition-type circuit configuration, namely the probability selecting states (PSS) mode decoder, is presented. The algorithm has reduced complexity compared to a conventional Viterbi decoder. It is shown that this method has three advantages over the general Viterbi algorithm: it is suitable to the quick look-in code, it applies the optimum decoding in a PSS-type decoder, and it makes full use of the likelihood concentration property. The bit-error-rate (BER) performance of a r=1/2, k=7 (147,135) code and PSS-type Viterbi decoder approximates the optimum performance of the standard Viterbi decoder and reduces the hardware of the conventional Viterbi decoder to about half     

Optimizing low complexity encoding method for systematic polar code

In order to solve the delay caused by step-by-step calculation and the computational complexity caused by iterative “exclusive-or” computation during the encoding process,a dimensionality reduction strategy was proposed and defined.Based on this,system polarization code parallel coding algorithm for cracking strategy was proposed.Simulation and computational complexity analysis were carried out on AWGN channel.The results show that the coding gain of the above algorithm is slightly better than the traditional one or almost the same,but the computational complexity is up to 80.92%,which is more suitable for hardware implementation and engineering application.It is more suitable for hardware implementation and has a certain practical value.     

LTE中卷积码的译码器设计与FPGA实现

基于长期演进（LTE）的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。     

基于VCP的卷积码译码算法研究

目前,Viterbi译码算法主要是在DSP或FPGA中用软件算法来实现,算法复杂度高,译码效率低。针对此问题,介绍TI公司的TMS320C6416 DSP芯片上的维特比协处理(VCP)的结构与原理。对无线通信系统广泛采用的卷积码译码进行研究,用VCP单独进行译码,与DSP的数据交换可以采用增强型DMA(EDMA)来完成,从而用硬件方法实现并行处理,提高译码效率。仿真结果表明使用VCP译码可在降低运算量和占用资源的基础上取得良好系统性能。     

基于LTE截尾卷积码的译码算法改进研究

文章基于LTE(长期演进)采用的截尾卷积码.介绍了截尾卷积码的循环维特比译码算法(CVA)和环绕维特比算法(WAVA).并综合两种算法的优点,对现有算法做了改进,减小了译码计算的复杂度.仿真结果表明,同WAVA相比.改进算法可获得较好的效果,且计算量减小了1/4.     

Viterbi译码的FPGA免回溯实现

卷积码在多种通信领域中广泛应用,Viterbi译码是对卷积码的一种最大似然译码算法。随着卷积码约束度的增加,并行维特比译码所需的硬件资源呈指数增长,限制其硬件实现。介绍了一种串行译码结构的FPGA实现方案,在保证性能译码的前提下有效地节省资源。同时提出了充分利用FPGA的RAM存储单元的免回溯Viterbi解码实现算法,减少了译码时延,这种算法在串行和并行译码中都可以应用。     

SBAS卫星信号的Viterbi译码优化方案

为了减少硬件处理的时间浪费,针对经由卷积编码的SBAS(Satellite-based Augmentation System )卫星信号,提出一种优化的Viterbi译码处理方案.该方案对译码数据流进行截断处理并进行性能补偿,通过Matlab平台对其进行建模仿真.仿真结果表明,该方案能够在节约硬件存储容量和减少数据处理压力的同时,获得与传统译码同等的译码性能,这为硬件实现提供了很好的参考依据.