一种适用于多种公钥密码算法的模运算处理器

文章设计了一种能够实现多种公钥密码算法（如RSA、ECC、DSA等）的协处理器。通过分析几种常用的公钥密码算法，归纳了一组最常用的基本模运算指令。基于基本指令，设计优化了处理器硬件结构。用微代码循环调用执行这些基本指令，实现其他各种模运算指令。基于这些模运算指令，处理器可实现多种公钥密码算法的运算。该处理器支持从106位到2048位多种长度的模运算。采用流水线结构设计，处理速度较快。处理器占用芯片面积小，核心电路等效门数约为26000门，适用于智能卡等对芯片面积有严格限制的应用。     

使用改进的心动阵列结构实现RSA 公共密钥算法

本文介绍了一种RSA算法的电路实现结构。该结构是对心动阵列结构的改进，对心动阵列结构的核心模块长加法模块进行了循环复用，在大幅度降低电路面积的情况下，运算速度没有明显的降低。用Verilog描述了整个设计，并在FPGA上验证了设计的正确性。     

TD-SCDMA移动终端加密的FPGA设计

介绍了一种密钥长度为128bit,分组长度为64bit,内核为KASUMI的f9算法的数据完整性算法,并利用FPGA设计了该算法的硬件模块构成,最后进行了该算法在硬件设计上可行性的评估。由于该数据完整性算法提供了可靠的安全性和可达2Mbit/s的加密速度,使其在移动通信中有着广阔的应用前景。     

TD-SCDMA移动终端加密的FPGA

介绍了一种密钥长度为128 bit,分组长度为64 bit,内核为KASUMI的f9算法的数据完整性算法,并利用FPGA设计了该算法的硬件模块构成,最后进行了该算法在硬件设计上可行性的评估.由于该数据完整性算法提供了可靠的安全性和可达2 Mbit/s的加密速度,使其在移动通信中有着广阔的应用前景.     

大数模幂乘算法的快速实现

大素数的选取是构造RSA密钥的关键 ,在素数的产生及测试是RSA公钥系统中的一个重要研究课题。描述了公钥密码体制中DSA、RSA等数据加密算法的原理及加密、解密过程 ,分析了各种算法的性能和适用的场合 ,针对上述算法的计算量巨大的问题 ,给出了实现数据加密较好的方法。理论和实验表明 ,该算法用于实现RSA算法 ,新算法的效率有明显的提高     

长整数模运算的体系结构研究与实现

随着计算机网络技术的迅猛发展和网络技术在各行各业中的广泛应用,信息安全问题日益突出.密码技术可以有效的保证信息的保密性、完整性、可用性和抗抵赖性.密码技术,特别是公钥密码技术中的RSA算法和椭圆曲线(Ellipse Curve Cryptography, ECC)算法的硬件电路级实现,代表着一个国家信息安全保障的水平.主要研究工作为长整数模运算的体系结构研究与实现.对几种模乘运算算法进行研究,并对线性和高基两种电路体系结构进行比较.     

一种结合离散混沌映射和Feistel网络的分组加密算法

论文提出了一种新颖的结合一维离散混沌映射与Feistel网络结构的分组密码算法(CFCEA)。分组长度为64 bit,密钥长度为128bit,并使用了一个128bit长的辅助密钥。在轮函数中用Logistic混沌映射和3个代数群算子进行混合运算,此外还特别设计了子密钥生成算法。对CFCEA的密码学特性进行了分析,结果表明该算法具有严格的雪崩效应,扩散性能和扰乱性能理想。并且算法在64bit分组长度下差分概率和线性概率的理论上界分别近似为2-52.92和2-49.206,具备抵抗一定强度的差分和线性密码分析的能力。     

抗功耗攻击的RSA协处理器

RSA是当今被公认为最成熟且应用最广泛的非对称加密算法。最近几年来,大量的文献表明传统的RSA加密算法缺乏包含,很容易遭受侧信道攻击的威胁,特别是功耗分析攻击。本文提出一种抗功耗攻击的RSA协处理器,选择指数随机化掩盖和添加伪操作的方法,能够有效地抵抗简单功耗分析和差分功耗分析攻击;通过结合CSA加法器和两层Karatsuba乘法器实现的基256免减Montgomery模乘器,能够在不消耗过多面积的基础上提高RSA的运算速度。结果表明,本处理器能够在ASIC和FPGA上实现RSA加解密功能。同时,在SMIC 130nm工艺和100MHz时钟频率下进行DC综合,综合报告表明：1024位抗功耗攻击的RSA协处理器吞吐率达到110Kbps,面积约为310k门。     

针对RSA密码算法的指令Cache攻击方法

以OpenSSL0.9.8e实现的RSA密码系统解密/签名执行过程为攻击对象,以RSA密码实现过程中利用的蒙哥马利模乘算法中的额外约简步骤为突破点,以随着密钥位的不同而会产生不同的约简步骤为理论基础,将指令Cache分析作为检测额外约简步骤发生的工具进行密码分析,最终恢复原始密钥,从而证明指令cache分析,对成功实施RSA密码攻击的可行性.     

SM2高速双域 Montgomery 模乘的硬件设计

作为由国家密码管理局公布的SM2椭圆曲线公钥密码算法的核心运算,模乘的实现好坏直接决定着整个密码芯片性能的优劣．Montgomery模乘算法是目前最高效也是应用最为广泛的一种模乘算法．本文基于Mont-gomery模乘算法,设计了一种高速,且支持双域（GF（p）素数域和GF（2m ）二进制域）的Montgomery模乘器．提出了新的实现结构,以及一种新型的W allace树乘法单元．通过对模块合理的安排和复用,本设计极大的缩小了时间消耗与硬件需求,节省了大量的资源．实现256位双域模乘仅需0．34μs ．     

高性能可扩展公钥密码协处理器研究与设计

 本文提出了一种高效的点乘调度策略和改进的双域高基Montgomery模乘算法,在此基础上设计了一种新型高性能可扩展公钥密码协处理器体系结构,并采用0.18μm 1P6M标准CMOS工艺实现了该协处理器,以支持RSA和ECC等公钥密码算法的计算加速.该协处理器通过扩展片上高速存储器和使用以基数为处理字长的方法,具有良好的可扩展性和较强的灵活性,支持2048位以内任意大数模幂运算以及576位以内双域任意椭圆曲线标量乘法运算.芯片测试结果表明其具有很好的加速性能,完成一次1024位模幂运算仅需197μs、GF(p)域192位标量乘法运算仅需225μs、GF(2^m)域163位标量乘法运算仅需200.7μs.     

An improved SMM algorithm

A new fast algorithm to compute modular exponentiation for very large integers is proposed in this paper, which is an improvement of the fast RSA algorithm based on Symmetry of Modular Multiplication(SMM). The SMM algorithm obtains the speed improvement by conditional substitution on every basic operation to decrease the absolute value of product and the operation numbers of modular reductions. The proposed algorithm can get faster operation speed by decreasing the numbers of basic operations. Compared to conventional binary representation, a speed improvement of approximately 47.5% would be expected using the proposed algorithm.     

Provably secure RSA‐type signature based on conic curve

In electronic communication and wireless communication, message authentication should be necessary. However, traditional method message authentication code (MAC) employs a symmetric cryptographical technique and it needs to keep a shared private key between two parties. For convenience, people now begins to use public key techniques to provide message authentication. In wireless communication, we shall save more space for message itself because of the limited resources. Therefore, we believe that our proposed digital signature scheme will be more fitful for this kind of communication due to the following merits: (1) in addition to inheriting the merits of RSA signature such as high verification efficiency, the proposed scheme also shows its advantage over RSA by resisting low public key exponent attack; (2) comparing with 1024 bits RSA, our digital signature scheme can sign 2048‐bit long message once, and generate a signature with 1025 bits length which doubles the capacity of the 1024‐bit RSA signature; (3) the scheme is provably secure and its security is tightly related to the hardness of conic‐based (CB)‐RSA assumption. Copyright © 2008 John Wiley & Sons, Ltd.     

FPGA implementation of RSA public-key cryptographic coprocessor based on systolic linear array architecture

In order to make the typical Montgomery＇s algorithm suitable for implementation on FPGA, a modified version is proposed and then a high-performance systolic linear array architecture is designed for RSA cryptosystem on the basis of the optimized algorithm. The proposed systolic array architecture has distinctive features, i,e, not only the computation speed is significantly fast but also the hardware overhead is drastically decreased. As a major practical result, the paper shows that it is possible to implement public-key cryptosystem at secure bit lengths on a single commercially available FPGA.     

VLSI design of an RSA encryption/decryption chip using systolic array based architecture

This article presents the VLSI design of a configurable RSA public key cryptosystem supporting the 512-bit, 1024-bit and 2048-bit based on Montgomery algorithm achieving comparable clock cycles of current relevant works but with smaller die size. We use binary method for the modular exponentiation and adopt Montgomery algorithm for the modular multiplication to simplify computational complexity, which, together with the systolic array concept for electric circuit designs effectively, lower the die size. The main architecture of the chip consists of four functional blocks, namely input/output modules, registers module, arithmetic module and control module. We applied the concept of systolic array to design the RSA encryption/decryption chip by using VHDL hardware language and verified using the TSMC/CIC 0.35 m 1P4 M technology. The die area of the 2048-bit RSA chip without the DFT is 3.9 × 3.9 mm² (4.58 × 4.58 mm² with DFT). Its average baud rate can reach 10.84 kbps under a 100 MHz clock.     

应用于格密码的可重构多通道数论变换硬件设计

针对不同格密码体制带来的数论变换参数多样性,以及数论变换的性能优化设计,该文提出一种基于随机存取存储器(RAM)的可重构多通道数论变换单元.在数论变换单元设计中,在按时间抽取的基础上改进多通道架构,并提出一种优化地址分配方法.最后基于Xilinx Artix-7现场可编程逻辑门阵列(FPGA)平台进行原型实现,结果显示...     

Ka波段数字通信技术

该文简要阐述了用于无线接入的Ka波段数字通信系统的设计要点,具体介绍了Ka波段42048kb/s数字通信系统的方案、关键技术及性能,该系统通信距离大于30km。     

基于模块局部可重构FIR滤波器设计

介绍了一种使用动态局部重构技术设计可重构FIR数字滤波器的方法,是一种注重面积效率高、灵活性强,允许动态插入或删除局部模块的方法,并在Xilinx Virtex-4 FPGA上实现.这种设计方法比传统的FIR滤波器的设计方法具有占用资源更少、重构时间更短、高速灵活性等优点.     

字长可重构流水线CORDIC设计

设计了一种数据字长可重构的流水线坐标旋转数字计算(Coord inate R otation D ig ita l Com pu ting,CORD IC)单元,用于可重构DSP阵列式处理引擎的处理单元核心的设计。首先对流水线CORD IC的模校正进行改造,使流水级数有所减少,且使模校正流水的分配有利于字长可重构的设计。之后通过相邻8位流水线CORD IC单元间的横向和纵向可重构设计,使相邻的(2×2)/(3×3)/(4×4)个基本单元可以组合成数据字长为16/24/32位的CORD IC单元。     

一种用于H.264编解码的新型高效 可重构多变换VLSI结构

H.264/AVC标准采用了4×4整数变换.本文针对4×4正反变换分别提出了两个新的二维直接信号流图.在此基础上,设计了一个支持多变换的可重构高性能二维结构.该结构无需转置寄存器.采用0.18微米CMOS工艺实现了该电路结构.结果表明,该结构同现有典型结构相比具有更高的效率.同采用三个独立的单一变换结构实现的ASIC相比,可重构结构以较少的效率下降(14.4%)获得了较大的芯片面积节省(61.1%).在100MHz的时钟频率下工作,该电路即可实时处理分辨率为4096×2048、每秒60帧的高质量视频序列.