数字视频ASIC中OSD系统的实现

介绍1款视频处理ASIC芯片中OSD系统的设计方案,先读取OSD内部SRAM中的属性和字符内容,然后控制电路根据属性将字符内容以RGB的形式表现出来,最后将OSD信息与视频内容进行α混合,从而可以在屏幕上得到OSD信息。该OSD系统用户自定义性强,使用改进的内部SRAM中1/2/4像素深度(BPP,Bits Per Pixel)字符或图形点阵的存储结构以提高字符或图形存储量,其具有闪烁、阴影、透明、单个字符宽高加倍、非线性放大、可编程的行列数和颜色等诸多功能。芯片在UMC0.18μm CMOS工艺下流片,其OSD系统的工作频率可达170 MHz。     

基于ASIC实现的高速可扩展并行IP路由查找算法

本文提出的IP路由查找算法基于ASIC实现,用多个Hash函数对不同长度的前缀进行映射并保存在不同的组相联存储器中,运用组相联存储器的特性很好地解决了Hash碰撞,并极大地减少了空间耗费.查找时并行查找所有存储器以进行最长前缀匹配,可在一次访存时间内完成查表,而路由更新平均只需数次访存.该算法在使用10ns的存储器件时已可满足OC-768接口的线速转发要求,而且具有良好的可扩展性和并行性,可满足更大容量的路由表和更高速度网络单元的线速转发要求.     

SM3杂凑算法的ASIC设计和实现

针对国家商用密码SM3杂凑算法提出了一种四合一的ASIC实现架构.该架构采用进位保留加法器和循环展开方式,与单轮结构相比,时钟周期数减少了75%,吞吐率提高了29.4%.采用65nm的SMIC工艺,在125MHz的低时钟频率下,吞吐率达到了4Gb/s.此款SM3杂凑算法芯片已经进行了流片,支持填充和暂停功能.     

基于FPGA的ASIC芯片抗辐射性能评估系统

针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm²·mg^-1的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。     

SPI控制器的ASIC设计与实现

介绍了SPI控制器的基本原理,详细阐述了该控制器的设计思路,重点介绍了主控模块和收发模块的架构。在用Verilog语言实现整个设计的基础上,运用ModelSim进行了功能仿真,利用SMIC0．13μm工艺库和SYNOPSYS的DesignCompiler对其综合。经过FPGA验证,确保该控制器作为一个独立的IP核可嵌入到ASIC系统中。     

基于ROM结构的直接数字频率合成器ASIC设计

完成了一种基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer,DDS)的ASIC设计。其中累加器采用进位链和流水线相结合的方式,提高了工作频率的同时降低了资源占用率;ROM模块应用以正弦函数1/4波形对称性为基础,并结合Hutchison相交分离法的改进压缩算法,压缩率达到49倍,降低了芯片的功耗和面积。基于SMIC 0.18μm CMOS工艺库完成了后端物理设计和后仿真。该DDS功耗低,面积小,频率分辨率高,可作为高质量的信号源应用于4G移动通信中。     

三角矩阵求逆的ASIC实现研究

通过分析上三角矩阵的求逆算法，提出了一种适合ASIC实现的心动阵列结构，并用VHDL语言对其进行描述，最后通过Synopsys的Design Compile和Cadence的NC—Sim对其做综合后仿真验证了其正确性。仿真结果表明这种并行结构能够正确计算出上三角矩阵的逆矩阵。     

TD-LTE系统中信道估计LMMSE算法Q矩阵的ASIC实现分析

研究了TD-LTE(Time Division-Long Term Evolution)系统下信道估计LMMSE(Linear Minimum Mean-Square Error)算法中Q矩阵的实现.从ASIC设计的角度考查LMMSE算法中Q矩阵实时生成的硬件实现可行性,包括实现方案、资源开销和时间开销.为整个TD-LTE基带芯片信道估计哪部分采用软件实现,哪部分采用硬件实现提供决策参考.     

以太网桥接专用集成电路的实现

介绍了一种基于高级数据链路控制(HDLC)协议，实现以太网桥接的专用集成电路技术，介绍了该集成电路的系统组成和主要模块功能，着重讨论了高级数据链路控制(HDLC)协议的算法设计以及FIFO控制模块中双指针操作方式的技术实现。     

基于数字ASIC设计流程的DDS设计与实现

作为第三代频率合成技术,直接数字频率合成器具有显著的优点并得到广泛的应用。在此结合数字ASIC设计流程,利用流水线技术和函数对称性性质,设计并实现一个优化的DDS电路。从系统结构划分到自动布局布线,逐步介绍各个设计阶段的目的、使用软件及设计要点。经过分析,最终得到的DDS电路能够运行在150MHz系统时钟下,并且具有较小的面积,满足设计要求。     

一种低复杂度DDFS的设计与ASIC实现

提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构.采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度.用标准Verilog HDL实现整个DDFS;采用SMIC 0.18μm CMOS工艺库进行设计和实现.经仿真测试,该方法输出的频谱杂散大于60 dBc,仅需344位的ROM,工作频率可达100 MHz.整个DDFS的芯片面积为300μm×350μm.可满足大多数无线通信系统的要求.     

一种日用定时器ASIC的设计

介绍使用DSCH和Microwind两种教学EDA软件设计一种日用定时器ASIC的方法与步骤,可供对学生进行芯片设计教学实践时参考。     

低存储高速可重构LDPC码译码器设计及ASIC实现

在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该文提出一种新颖的可重构译码器架构,通过分层流水线迭代实现高吞吐率,通过结合不同LDPC码字的结构特点实现低复杂度的可重构译码,通过简化存储迭代传递信息以及信道对数似然比(LLR)信息节省存储空间。流片实现结果表明,在台积电(TSMC)0.13 mm工艺下,单路译码器最高可达1.5 Gbps的吞吐率,占用7.8 mm2的硅片面积,最高节省40%的存储资源。     

基于ASIC的无线局域网中数字基带AGC的设计

AGC是无线通讯系统的重要组成部分。从工程设计的角度出发,阐述了如何使用专用电路而非DSP芯片来设计一个数字基带部分的AGC,以及AGC重要参数如何选择。此AGC已经通过了TSMC(台基电)0.18μm COMS工艺的综合与布局布线,并用于北京市嵌入式重点实验室802.11无线局域网芯片ELAB2451和ELAB2551中。     

ASIC综合后的静态验证方法的研究

介绍了基于深亚微米CMOS工艺ASIC电路设计流程中的静态验证方法。将这种验证方法与以往的劝态验证方法进行了比较，结果表明，前者比后者更加高效和准确。由此可以说明，静态验证完全可以取代劝态验证，并且静态验证比动态验证更加适合超大规模集成电路的发展趋势。