深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

测试访问口在DSP系统硬件设计中的应用

阐述了一种利用测试访问口开发的DSP系统的硬件设计方法.在这种硬件设计中,程序存储器配置为RAM,数据存储器留有一定的空间配置为慢速的ROM,系统程序存放在此ROM中.利用测试访问口设计了一个电路和一段程序,可以把程序从数据存储器的ROM调入程序存储器的RAM中.实践证明,这种硬件设计为系统在线调试提供了非常便利的环境,并且硬件成本很低.     

双端口静态存储器测试方法研究

随着信息化和数字化技术的发展,双端口静态存储器在高速多处理器系统中广泛应用。其具有的高性能提高了存储器测试的复杂度,增加了测试时间。在保证测试覆盖率的情况下降低测试复杂度和测试时间是双端口静态存储器测试的关键。论文分析了双端口静态存储器的结构和功能,研究了双端口静态存储器的读写功能失效模式和仲裁控制模块功能失效模式,并提出了一种"同测"方法的测试算法设计,给出了基于V93000测试系统的实现方法,有效地减少了测试向量操作长度,提高了测试效率。     

存储器模块测试系统的设计

存储器模块上集成有多种类型的存储器,整个模块提供一致的总线访问接口;对存储器模块进行完整的测试是很有必要的,在分析存储器模块的故障模型和测试原理的基础上,给出了一种基于数字波形发生器的存储器模块测试设备结构,通过对March算法进行扩展,设计了一种适合对存储器模块进行测试的算法结构;系统提高了测试的故障覆盖率和效率,在应用中取得了较好的效果.     

惠瑞捷HSM3G高速存储器测试方案为未来三代内存提供低廉测试成本

<正>近日,惠瑞捷(Verigy)公司(纳斯达克代码:VRGY)宣布推出全新的HSM3G高速存储器测试解决方案,进一步拓展了面向DDR3世代主流存储器IC和更高级存储器件测试能力的V93000 HSM平台。V93000 HSM3G独     

一种可重配置的存储器测试控制器设计

存储器在SOC中所占的电路面积越来越大,因此存储器的正确与否影响着SOC芯片的成品率。存储器中的故障种类繁多,单一的测试方法不能保证所有故障的100%覆盖率。本文通过对广泛应用的March算法进行了分析,提出了一种可重配置的存储器测试方法。在该方法中通过设置一组控制寄存器就可以灵活的实现各种March算法。另外,采用资源复用的方法,在嵌入式微处理器核中增加了一个有限状态机,几个控制寄存器和几条专门用于存储器测试的指令,可以方便的实现各种March算法,并且硬件开销非常小。     

一种存储器板的测试生成技术研究与实现

为了达到较高的故障覆盖率,研究了一种可把存储器板故障定位到器件级的测试生成方法;该方法首先从功能上对电路从控制总线、数据总线、地址总线以及RAM组进行分块,再结合路径敏化法使测试接近实际工作状况激活故障点的方式编写测试激励,最后通过数字仿真软件——LASAR仿真软件生成可加载到众多测试系统上的符合国际标准数字测试交换格式DTIF(IEEE 1445)的标准测试数据;仿真结果表明,该方法操作简单、有效,故障覆盖率达到了90%,是一种很可行的存储器板测试生成方法。     

一种基于FPGA的存储器模块测试系统设计

存储器模块测试对于航空电子综合系统的可靠性至关重要,设计了一种基于FPGA实现的高速存储器测试系统,由基于March-B存储器测试算法的波形产生器、SDRAM控制器和串行口控制器等组成;采用Altera EP1C6-6芯片进行实现,综合与布局布线结果显示波形发生器的运行频率高达266.7MHz,逻辑占用率68%;使用C++语言开发了上层控制软件与用户界面,在实验中采用故障注入方式模拟存储器模块出错情况;结果显示设计的存储器模块测试系统达到了设计要求;实验结果显示该系统能够测试多种LocalBus总线协议兼容的存储器模块,并且能够覆盖多种典型存储器故障。     

基于SoC的嵌入式DRAM存储器内建自测试设计

内建自测试(Built-in Self Test,BIST)是测试片上系统(System on- Chip,SoC)中嵌入式存储器的重要技术;但是,利用BIST技术采用多种算法对嵌入式存储器进行测试仍面临诸多挑战;对此,提出了一种基于SoC的可以带有多种测试算法的嵌入式DRAM存储器BIST设计,所设计的测试电路可以复用状态机的状态,利用循环移位寄存器(Cyclic Shift Register,CSR)产生操作命令,利用地址产生电路产生所需地址;通过对3种BIST电路支持的算法,全速测试,面积开销3个方面的比较,表明提出的嵌入式DRAM存储器BIST设计在测试时间,测试故障覆盖率和测试面积开销等各方面都取得了较好的性能.     

SOC可测试性设计与测试技术

超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩/解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作.最后,展望了SOC测试未来的发展方向.     

面向RISC-V内存一致性测试的自动化分析方法

开源架构RISC-V定义了其内存一致性模型RVWMO,作为多核RISC-V系统软硬件设计开发的重要规范。在多核芯片的验证阶段,需要对芯片的内存一致性进行严格全面的测试。测试通常针对某一访存顺序模式,选取典型的并行程序片段进行大规模测试（又称Litmus测试）,通过程序运行的最终状态推测芯片内存一致性模型。通常,更为宽松的内存一致性会导致更多的程序状态。分析Litmus测试结果对于验证芯片的RVWMO兼容性、探索多核系统的内存一致性优化的可能性具有重要意义。以RVWMO规范下允许的程序状态为基准,芯片实测得到更多的程序状态表明其存在兼容性问题,得到更少的程序状态表明其仍具有优化空间。面对规模庞大、行为复杂的Litmus测试,如何对其测试结果进行自动化分析是亟待解决的问题。本文对Litmus测试的原理和输出结果进行了深入分析,提出一种面向RISC-V内存一致性测试的自动化分析方法,采用形式化方法对Litmus测试进行基于RVWMO规范的模拟运行,并通过与芯片的实测结果进行对比分析给出测试结论。本方法基于Hifive Unmatched开发板开展测试。实验表明,本文提出的方法可快速、有效地对RISC-V内存一致性测试进行自动化分析。     

SoC设计中嵌入存储器对ATPG的影响

在ASIC设计中，越来越多地采用了So（systems-on0a-chip）方法，同时也因为采用各种IP核和嵌入存储器，给芯片的设计和测试带来了复杂性，特别是在ATPG中这些单元对故障覆盖率有较大的影响，现在已经有一些测试嵌入存储器本身的方法，但这些方法一般不考虑嵌入存储器对周围逻辑可测性的影响，在分析了嵌入存储器对ATPG的影响后，提出了消除这些影响的RTL级的DFT方法，这种方法得到了实验的检验。     

内存泄露静态检测模型

内存泄漏故障是程序中莱处申请的内存空间,没有释放或没有完全释放或多次释放,是程序中常见的故障,极易导致系统崩溃.从面向具体错误的测试思想出发,采用静态测试的方法,给出了内存泄漏的静态检测模型,同时还引入了区间运算来减少内存泄漏的误报率和漏报率.根据以上模型实现了一个自动测试工具,并已用于软件测试.     

Techniques for Memory Testing

Semiconductor memory production relies hedvily on test technology. One testing technique—real-time bit mapping—offers more advantages than any other.     

实时操作系统内存分配性能检测

主要提出了一种检测实时操作系统内存分配性能的方法，利用概率统计的方法随机产生内存碎片，检测实时操作系统在不同条件下内存分配性能的变化，并采用符合正态分布的随机数产生内存碎片，对嵌入式操作系统VxWorks的内存分配性能进行检测，最后结合实际数据分析了VxWorks的内存分配性能符合实时操作系统的要求，同时验证了该检测方法的可行性和可信性。     

基于LabWindows存储器模块测试系统的架构及软件设计

随着以计算机为核心的测量技术理念不断创新,设计了一个软硬件协同的存储器模块自动化测试系统,实现了对多类型存储器模块,包括符合某航空标准总线的存储器模块以及非标准类型的专用双口通信模块、串行存储器接口模块、并行存储器接口模块等多种类型的存储器模块的功能和性能测试;该测试系统的硬件基于NI公司的高速波形发生器板卡,在软件的控制下产生测试信号并对存储器模块的响应进行收集分析;软件基于LabWindows平台,设计了三层多线程软件架构,提供数据库支持,提高了测试系统自动化程度;在长时间硬件和软件测试后该系统已投入应用,结果表明系统运行稳定可靠;文章重点讨论了该测试系统的架构和软件的设计及实现。     

CORDIC算法在正余弦函数中的应用及其FPGA实现

正余弦函数在工程实现中应用很广泛。常用的查找表方法实现简单,但占用存储器资源较多,计算精度与存储容量的矛盾比较突出;传统的CORDIC（坐标旋转数字计算）方法虽占用存储资源少,但硬件资源消耗大,且输出时延长。鉴于此,提出一种改进型的CORDIC算法,将查找表和CORDIC算法相结合,完成了该算法的设计仿真和基于FPGA的硬件测试;结果表明该算法能够利用少量硬件资源和部分存储资源,实现较高的计算精度和较低的输出时延。     

网络测试中海量数据包存储与处理技术的研究

为了有效地捕获、存储与处理网络测试中所产生的海量数据包,提出一种基于WinPcap库与Oracle数据库的软件架构.通过性能试验,该架构可在每秒5000个的数据包速率下,不发生掉包现象,同时又具有灵活与强大的数据包统计与分析功能.试验结果表明,所提出的架构能够满足通常网络测试的需求.同时,相对传统数据包文件直接存储的架构,该架构的内存管理压力更小,数据回放与处理更灵活,分析能力更强大.     

自动化测试在测试内存泄露中的应用

分析了内存泄露的发生原因和特点,研究了传统测试方法在测试内存泄露方面的缺陷,提出了自动化测试方法在测试内存泄露中的应用。用自动化测试技术代替繁重的手工测试,具有可重复性、一致性、可重用性的特点,可进行更多更频繁的测试。它可以解决一般工具无法检测的问题。给出了两个实例,形象地说明了自动化测试技术在软件测试中的优势。该方法对于结构复杂的大型应用软件具有非常好的测试效果。