星型子网的NoC映射研究

处理单元映射是NoC设计的重要环节,其实施结果对NoC通信功耗及QoS约束的满足均起着决定性的作用。本文选取的NoC拓扑结构为星型子网的片上网路结构SSBM NoC（Star-Subnet-Based-Mesh NoC）。为保证系统实时性和低能耗,文中建立了延时约束下功耗最小的NoC映射模型,提出了一种基于改进粒子群算法的优化方法。针对NoC映射的特点,在粒子群算法中引入了交换子和交换序算子,确保了映射的有效性。实验结果表明,文中算法在满足延时约束下,降低NoC通讯功耗20%以上,证明该算法优化效果显著。     

8核NoC原型芯片设计与应用性能评估

片上网络（Network On Chip,NoC）是最具潜力的下一代片上互连技术。但NoC架构的引入也带来了芯片设计复杂度的大幅提高,从而使得传统仿真方式会消耗过多的时间。提出了一种有效的基于FPGA器件的多核系统原型设计与性能评估方法。实现了一款集成了8个处理核的NoC架构下的多处理核系统原型,并通过两种实际应用对系统性能进行评估和探索。实验结果表明,该原型在矩阵乘法应用和JPEG图片解码应用中加速比最高分别可达到7.53和2.75。而相对于层次化总线架构,NoC架构的通信性能可提高5%～40%。     

智能计算与测试技术相结合促进集成电路新技术的发展

<正>随着半导体工艺与电子设计技术的日臻成熟,越来越多功能各异的IP核被集成在同一电路芯片上,为有效构建片上多核系统,通过借鉴互联网的概念,提出了片上网络(network-on-chip,NoC)技术,将通信与计算分隔开,采用分组路由方式和全局异步-局部同步的通讯机制来实现核间通信,从体系结构上彻底解决了总线架构的局限性,并已经从二维架构的NoC向三维NoC(three     

支持多播路径传输的片上网络并行测试方法

针对基于NoC互连方式,具有多播路径传输功能的多核系统芯片,提出多播路径测试方法（Multicast paths testing method,MPTM）。首先,提出同构核的测试访问路径生成（test access path generation,TAPG）算法,消除路径死锁。其次,提出了支持片上响应比较的多播测试机制。最后,利用NoC中的虚通道设计,优化多条测试访问路径组合。实验结果表明,本方法比串行测试方法至少减少85%的测试时间;随着网络规模的扩大,效果更好。实验证明,同构核的集中分布也有利于进一步减少测试时间。     

基于H~3MP-16多核处理器片上软件优化

概述了本项目组自主研发设计的H3MP-16多核处理器演示系统软硬件架构,并基于这一特定的系统平台,完成了两幅图像渐入渐出的Fade in Fade out算法。为了满足系统的实时性要求,讨论了针对该算法的一些优化方法,实现了基于NoC的层次化多核处理器系统片上软件效率的提高,使得演示系统取得了满意的演示效果。     

混合交换机制NoC系统建模和仿真速度优化

片上网络(NoC)系统级建模不仅可以提供高效的仿真环境,还可用于NoC设计空间探索研究。仿真速度是影响NoC性能的关键因素之一。设计了一种支持包-电路交换的NoC系统级模型并对其进行了优化。通过对仿真中的资源(模块数、线程数和信号数)进行定量分析,我们提出了一种弱化路由结点层次结构、进程归并和交叉开关虚拟化的优化方法。实验结果表明,优化后的仿真时间比原先最多减少了60.7%,平均减少了48.93%。     

基于正弦余弦算法的NoC测试规划研究

如何实现多约束条件下测试时间优化是目前片上网络(NoC)测试中亟待解决的问题。提出一种基于正弦余弦算法(SCA)的NoC测试规划优化方法。采用专用TAM的并行测试方法,在满足功耗、引脚约束的条件下,建立测试规划模型,对NoC进行测试。通过群体围绕最优解进行正弦、余弦的波动,以及多个随机算子和自适应变量进行寻优,达到最小化测试时间的目的。在ITC’02 test benchmarks测试集上进行对比实验,结果表明相比粒子群优化(PSO)算法,提出的算法能够获得更短的测试时间。     

基于FPGA的可变带宽基带信号回放系统设计

针对不同带宽基带信号回放到目标中频的需求，设计了一种可变带宽基带信号回放系统。该系统以FPGA为核心数据处理单元，通过配置高速数模转换芯片AD9122和时钟芯片AD9516完成基带信号的回放功能。为解决不同带宽基带信号采样率与DAC发射速率不匹配的问题，设计了一种多速率处理算法，采用多级HB滤波器、CIC滤波器和Farrow滤波器级联的结构实现了任意倍的采样率转换功能。算法仿真和实际测试结果表明该系统能够以较少的资源消耗将1 kHz~20 MHz的可变带宽基带信号回放到目标中频上，回放信号无杂散动态范围不低于60 dBc,满足实际通信系统需求。     

基于随机路由的高性能片上路由器设计与仿真

片上网络作为片上系统的互联机制,解决了多核芯片扩展性、时钟同步等方面的问题。高性能片上路由器作为片上网络的核心结构,已经成为一个重要的研究课题。提出了一种基于随机路由的高性能片上路由器的设计结构,实现了虚通道技术、随机路由算法、信元反馈机制。使用Verilog完成设计,通过Modelsim软件仿真后可以证明,该路由器能够正常运行,并满足功能和时序要求,同时,使用该片上路由器的片上网络的吞吐量和平均延迟性能较好。     

基于FPGA的NoC源路由设计

片上网络(Network-on-Chip,NoC)作为解决片上系统总路线问题一种解决方案已经受到越来越多的重视。NoC路由节点是NoC的基本组成部分,论文在云自适应遗传算法NoC路径分配研究的基础上,采用规则的2D Mesh拓扑结构,虚通道技术的虫洞数据交换方式,设计基于FPGA的源路由。在ModeSim仿真工具下,用硬件描述语言Verilog HDL完成功能设计仿真工作,并在FPGA硬件平台上实现了路由节点功能。     

基于云进化算法的NoC资源节点优化测试研究

针对NoC（Network on Chip）中资源节点测试难题,提出了一种结合云进化算法来优化并行测试的方法。该方法结合NoC Mesh结构特点,采用NoC重用的测试访问机制和XY路由方式,在系统功耗限制条件下,运用云进化算法对不同节点进行组合优化,快速收敛到最佳测试节点序列,达到缩短测试时间的目的。针对大规模的NoC采用划分测试方法,以进一步缩短测试时间。不同规模NoC试验的结果表明,与进化算法相比,云进化算法在测试时间上分别有14.3%及19.6%的优化率,可有效提高测试效率。     

支持行人检测的智能车载监控终端

大量交通事故的分析表明行人是交通的弱势参与者。为了达到保护行人安全的目的,需要提高车辆的智能水平,通过具备智能监控能力的车载终端来协助发现处于事故危险中的行人,及时进行预警。针对车载智能监控的需要,基于聚合积分通道模型,设计了具有行人检测能力的智能移动视频监控终端。面向TI DM365芯片组与TVP5158组成的多路视频处理平台,设计了基于聚合积分通道模型的行人检测算法,并且进行了典型场景实验。实验结果表明,该终端可以通过移动网络实现远程视频监控,并且有效实现行人检测,提高了车辆智能水平与交通安全性。     

基于SystemC的三维片上网络仿真器设计

多处理器片上系统对通信带宽的要求与日俱增,结合三维集成电路和片上网络的优点,三维片上网络(3DNoC)被提出以满足高性能、多功能、缩小芯片面积等设计要求。为了在设计初期进行系统的性能仿真,建立1个周期精确的可配置仿真器显得尤为重要。基于SystemC环境设计了1个系统级三维片上网络仿真器,该仿真器包括处理器模块、存储器模块和互联结构模块,并且支持并行程序在仿真器上运行,能够在设计初期对加载了应用程序后的系统性能进行仿真。使用该仿真器,可以进行三维片上网络的互联结构,路由算法和程序运行性能等方面的探索和研究。     

Improving Networks‐on‐Chip performability: A topology‐based approach

The performability metric is commonly used in Networks‐on‐Chip (NoC)‐based systems to represent their abilities to successfully complete specific tasks in finite time intervals. In this paper, we present a novel topology‐based performability model for NoC‐based systems. The model is used to evaluate the performability of NoC‐based systems at early design phases. A comparative study of nine commonly used network architectures is performed using the proposed model. The purpose of the study is to explore the impact of the network topology on the performability of NoC‐based systems. Using the output from this study, a new methodology is proposed to improve the performability of a given application at early design phases. In this methodology, a joint consideration of five design parameters (network topology, target application traffic distribution, mapping of processing elements, noise power, and voltage swing) is carried out. Using the proposed methodology, designers can select the optimal topology for a given application that maximizes system performability. The effectiveness of the proposed methodology in determining the optimal topology is verified by experimental work and validated through a case study of a video application. Copyright © 2010 John Wiley & Sons, Ltd.     

基于IBA优化变权时间Petri网的3D NoC测试规划

为了提高三维片上网络(three dimensional network-on-chip,3D NoC)测试效率,结合3D NoC测试的特点建立了一种变权时间Petri网的测试模型,设置算法权值与变迁时延相关联,对Petri网变迁进行动态变权处理。在此基础上,将变迁激发序列作为IP核并行测试任务规划方案,采用简化蝙蝠位置更新方程的改进蝙蝠算法对其进行优化求解。将蝙蝠的位置更新规则融入到Petri网进化规则中,简化了推理过程,避免算法陷入早熟,提高了收敛速度。采用ITC’02测试基准作为实验对象,仿真结果表明,与其他算法相比,模型可以有效的描述3D NoC测试规划问题,最大时间优化率达到13.9%,提高了测试效率。     

parallel worlds

In the semiconductor business, the most popular programming language is C/C++. However, since multi-core processing architectures moved into the silicon mainstream, it has quickly become apparent that C/C++ does not lend itself well to writing software that fully exploits - or even reflects - the inherent parallelism of today's chips. Multicore development can't wait for new languages so developers are stepping in with, a self-help guide to keeping deadlocks at bay.     

片上网络通信中过热点的弱化方法

提出一种能够弱化片上网络通信过程中过热点的方法。过热点会导致通信延时和router的功耗增大,在NoC中需要尽可能的减少过热点的出现。通过增加通信量较大的IP核所连接的router数目和设计新的通信路由算法减少过热点的发生。在4×4Mesh结构上仿真了所提Ⅲ的方案,统计了数据传输延时和单个router的最大交换次数。实验结果表明,这种方法能够有效的减小数据传输延时和片上router的平均功耗,并且能够有效的降低NoC中过热点出现的可能性。