一种宽带高性能TIADC时钟发生器

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案.该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟.设计实现的时钟发生嚣已经成功用于4通道12 bit 320 MHz采样率的TIADC系统.测试结果表明,该时钟发生器具有10 ps延迟偏差和在80MHz频率下不超过2 ps的时钟抖动.     

高速四相时钟电路设计

基于IHP 130 nm SiGe BiCMOS工艺,设计了一个由基于RC网络相移特性的polyphase移相器和差分时钟缓冲器组成的2 GHz四相时钟电路.因单阶polyphase带宽不足而设计了三阶polyphase级联提高带宽.采用HBT(heterojuntion bipolar transistor)差分时钟缓冲取代MOS(metal oxide semiconductor)单端时钟缓冲,实现更高时钟频率的同时,差分结构也能有效抑制流入采样电容的时钟信号馈通.各模块版图设计均采用高度对称结构来消除相位误差.仿真结果表明,差分输入2 GHz正弦波时,可输出4路相位相差90°方波时钟信号,时钟上升时间约15 ps,4路时钟相位误差小于2.2°,应用到4通道采样保持电路后可成功采样和保持8 GHz正弦输入信号.     

广播电视时钟同步发生器的设计与实现

广播电视节目都是经过延时才进行传输的,如果延时没达到同步则会导致信号失帧、音频和视频信号出现不同步的情况,这便需要精确的时钟同步系统来进行时间控制。文章从时钟设计原理出发,深入研究了时钟同步发生器的设计原理,实现了硬件、通信和芯片电路的设计,为广播电视技术维护人员在进行时钟的同步设备选型、维修和系统设计时提供了一定价值的参考。     

一种MCU时钟系统的设计

介绍了一个基于MCU内核的时钟系统的设计,给出了其电路结构并详细地分析了系统的工作原理。该系统能生成两相不重叠时钟,利用静态锁存器保存动态信息,提供三种电源管理方式以适应低功耗应用。在上华(CSMC)0.6μm工艺库下,利用CadenceEDA工具对电路进行了仿真,仿真结果验证了设计的准确性。     

一种宽带高精度可变时钟发生电路设计

为了满足现代高速电子仪器对高精度、高带宽时钟电路的需求,本文提出了一种通过DDS＋PLL＋分频器技术实现时钟发生器的设计方法。对方案进行了详细的论述,并对相位噪声的指标分配进行了论证,最后给出了输出频率范围为5MHz～1．6GHz的时钟电路的设计方案,并通过实验,证明了上述分析的正确性。     

用EPROM27128组成LED环形模拟量时钟线显示

在一圆周上,用时、分、秒的显示指示实现仿模拟指针式的时钟。介绍时钟工作原理及组成,并详细分析了“秒”和“分”脉冲发生器、时钟线显示和时钟校正电路的工作原理。     

任意波形发生器的嵌入式处理器模块设计

为了将嵌入式微处理器HMS30C7202作为任意波信号发生器的核,文章根据HMS30C7202器件的特性和任意波信号发生器的需求,配置了HMS30C7202处理器的两个时钟输入电路,系统输入时钟为3.6864MHz,采用了XTAL_49US封装的晶振;同时为处理器配置了电源、复位和Jtag接口电路以及系统的初始化程序,完成了HMS30C7202处理器在任意波发生器中的基本配置.     

基于FPGA的全局异步局部同步四相单轨握手协议实现

在常规FPGA中设计了基于LUT的异步状态保持单元,实现了全局异步局部同步系统的接口电路、时钟暂停电路,进一步完成四相单轨握手协议。基于Quartus软件的逻辑锁定技术,采用Verilog HDL进行行为描述,构建了无冒险C单元库。在Altera CycloneⅡEP2C35F672C6器件上,完成了GALS系统的时序仿真,证明了四相单轨握手的正确性。     

基于ADF4360-9的GSM检测时钟发生器

集成VC0的锁相芯片目前在通信系统中应用十分广泛,结合锁相频率合成基本原理以及高集成锁相频率合成芯片ADF4360—9的工作特性,设计一个稳定的GSM检测时钟发生器。详细介绍了芯片的结构、原理以及应用,并给出了频率合成器的电路参数、完整的硬件电路和程序代码,测试数据表明该电路的性能指标符合要求。     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求，给出了时钟相位噪声和时钟抖动的转换关系；采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片，设计了时钟生成电路，2 500 MHz输出时钟抖动测量值90 fs（整数工作模式，输入频率100 MHz，鉴相频率100 MHz，环路滤波带宽127 kHz，积分区间［10 kHz，10 MHz］）。对比时钟生成电路在各种工作模式下的性能，给出了对应的设计指南。     

开放式电阻抗成像中数字相敏检波器设计

开放式电阻抗成像技术对测量系统的精度要求很高,为此研制了基于FPGA的数字相敏检波器(DPSD)以用于电阻抗成像的数据测量。通过分析DPSD的信号采集与计算原理,给出了关键参数的计算,基于DDS技术的ADC时钟设计方法。同时设计了高速多通道ADC转换电路,低抖动性能的ADC时钟电路、FPGA实现实时数字相敏检波的计算方法,提高了系统的信噪比。经实验测试表明,在1KHz~1MHz正弦信号注入频率的条件下,系统的信噪比最高可达104dB,精度高,稳定度好。     

基于PCI总线的高速大容量数据采集卡

介绍了一种基于PCI总线的高速大容量数据采集卡的设计原理与实现。该采集卡由预处理电路、A／D转换器、同步动态随机存储器(SDRAM)、高频时钟发生器、集成于FPGA芯片的PCI接口控制器和SDRAM控制器组成。它通过PCI总线接口与计算机连接，可完成400MHz／s实时数据采集、512MB实时数据存储。     

基于可编程逻辑器件去除电路中抖动设计

随着可编程逻辑器件的发展,在一些电路设计中,电路设计人员普遍的利用可编程器件来设计一些逻辑电路来替代一些老的器件,例如,译码器,时钟发生器等等,同时,利用可编程逻辑器件针对特殊问题设计特殊电路。本文介绍一种应用CPLD解决电路中普遍存在的边沿抖动问题,同时也适用于解决电路中的毛刺问题。     

DDR2在一种电脑主板上的接口设计

根据DDR2的技术规范，在介绍了DDR2SDRAM的基本特征、工作原理的基础上，分别针对主板上内存部分与北桥、时钟发生器以及电源部分的连接做出了相应的研究，并使用Cadence，Allegro工具软件对接口电路进行了优化设计。     

Silicon Labs推出齐全的PCI Express定时芯片

Silicon Laboratories（芯科实验室有限公司）扩展其PCI Express（PCIe）时钟发生器和时钟缓冲器产品组合，为业界提供范围广泛的时钟解决方案，以满足PCIeGen1／2／3标准的严格要求。SiliconLabs扩展的PCIe定时产品组合包括现用Si5214x时钟发生器和Si5315X时钟缓冲器，此两款产品针对功耗和成本敏感型PCIe应用；同时还包括针对FPGA和SoC设计应用的Si5335网络定制时钟发生器／缓冲器，这些设计要求支持多种差分时钟格式，同时还需符合PCIe标准。     

美国国家半导体音频/视频时钟发生器在应用中无需加设外部时钟进行调整

<正>该款高度集成的LMH1983芯片可以替代多个压控晶体振荡器和锁相环有助于精简广播视频设备的系统时钟设计美国国家半导体公司(National Semiconductor Corporation)宣布推出一款适用于专业应用和广播视频设备的全新三速(3G/HD/SD)音频/视频时钟发生器,在应用这类视频设备时无需加设外部时钟进行调整。这款型号为     

一种用于微控制器的振荡器及时钟产生电路

本文介绍了一种灵活实用的用于微机控制的振荡器和时钟产生电路。该电路可由用户对配置ＥＰＲＯＭ编程，通过译码选择４种类型的振荡器（ＲＣ、标准晶体、高速晶体和低功耗晶体）。为了节省功耗，其译码器，振荡器和时钟发生器均有入睡／唤醒控制。     

基于有限状态机的高速串口通信收发器的FPGA设计

针对在多任务操作系统环境下串口通信实时性和高速性受到影响的问题,提出一种基于有限状态机的高速串口通信收发器的FPGA实现方法。串口通信收发器由波特率发生器、发送模块、接收模块和控制与状态四个模块构成,波特率发生器使用锁相环对输入时钟进行倍频和分频;接收模块和发送模块分别使用一个四状态和两状态的有限状态机实现。仿真和实测结果表明,设计的FPGA串口收发器模块电路工作稳定,速度可以达到3 Mbit/s。由于FPGA的高度并行性和有限状态机的稳定性,使用有限状态机实现的FPGA高速串口通信收发器在工业应用中能保证高速串行通信的实时性和可靠性。     

单片机形式结构位EPROM及其功能

单片机PIC16C57的形式结构位EPROM的单元、读/写电路及相关逻辑的组成和功能,包括振荡器时钟发生器、代码保护电路及监视定时器WDT.