面向寄存器的流水线处理器建模及验证方法

提出了一种新的流水线处理器功能的验证方法 ,这种方法的主要思想是通过验证流水线处理器中所有寄存器的功能来验证处理器的功能 .流水线处理器绝大部分是由同步电路组成的 ,同步电路的状态则完全由寄存器的状态决定 ,因此如果能够保证每个寄存器功能正确就可以保证整个同步电路功能正确 .对于流水线处理器来说 ,寄存器状态的变迁是由处理器的原始输入和寄存器本身状态决定的 .原始输入包括控制信号 (如复位信号 )和数据输入 (如指令输入 ) .如果把对每个寄存器的赋值操作转换成对控制信号和数据输入的操作 ,就可以生成一个验证序列 ,这个序列包括每个     

移位寄存器的Multisim仿真

介绍用Multisim仿真软件分析移位寄存器逻辑功能的方法,验证了4-D触发器构成的移位寄存器的逻辑功能。用Multisim仿真软件中的字组产生器产生的信号作为移位寄存器的时钟脉冲和输入数据,字组内容反映移位寄存器的输入信号和控制信号,用Multisim中的逻辑分析仪多踪同步显示各输入信号、控制信号和输出信号波形,直观地描述移位寄存器的工作过程。所述方法创新地解决了移位寄存器工作过程无法用实验仪器验证的问题。     

数字有线电视技术系列讲座 第四讲 信源编码(下)

４　循环码汉明码是利用线性代数或在信息码和监督码之间形成确定的关系来检错和纠错。我们也可以用其他数学关系来完成这一任务，例如有一个具有某种运算功能的移位寄存器，如图２所示。如果原始状态为０１０，且输入在每个时钟都是零，那么移位寄存器随后每个时钟的内容为：０１０，１００，０１１，１１０，１０１，００１，０１０。经过７个周期又回到了原始状态。实际上以上结果也可以由某种运算得到。例如可以用多项式ｘ３＋ｘ＋１来表示该电路。多项式中两个“＋”号代表了原电路中的两个模２加，ｘ３代表了距离输入最远的移位寄存器…     

数字信号处理器分布式寄存器的写回设计

针对分布式寄存器文件应用于高性能超长指令字（VLIW）数字信号处理器而造成的分支流水线与写回控制信号的同步问题,提出了一种面向分布式本地寄存器文件的写回策略。其中包括指令执行周期的产生,写回信号缓存以及写回控制单元。采用了面积功耗性能评估方法,结果证明了该策略能充分发挥分布式寄存器文件在功耗方面的优势,相对于运用集中式寄存器文件可以减少50％的功耗,同时对于传统流水线写回控制方法可以节省60％的面积开销。     

简易数字信号传输性能分析仪的设计

本设计由STC89C52单片机控制模块、数字信号发生模块、液晶显示模块、伪随机信号发生模块、低通滤波模块、数字信号分析电路组成。通过D触发器与异或门电路以线性移位寄存器构成m序列生成器,并由数字信号分析电路产生锯齿波扫描电压,通过示波器显示眼图,滤波器采用四阶有源模拟滤波器设计实现。STC89C52单片机定时器控制产生信号发生器的时钟信号,并可以通过矩阵键盘控制m序列数据率的调整,其数据率和档位在单片机的控制下调整并由液晶显示。伪随机信号发生器时钟信号由10MHz的有源晶振提供,经两个74LS273级联,在异或门的控制下产生伪随机信号。三个低通滤波器采用宽带四阶巴特沃斯滤波器,带内增益调整范围为0.2-4.5;信号分析电路主要产生数据同步信号,并经锁相倍频及DAC转换器输出锯齿波扫描电压,以显示信号分析眼图。经实验测试及分析,本设计完成了m序列信号与噪声的生成叠加,滤波器设计与信号分析及同步扫描信号生成,形成眼图观测功能。     

RISC-DSP处理器中指令数据相关性的提前判断方法

RISC-DSP处理器中执行周期数动态可变的指令对数据相关检测造成了困难。该文通过分布式相关检测模型将检测操作转换为依赖关系集合的计算,推测不同流水线状态下后一周期中的依赖关系集合,并根据当前指令相关性和功能单元发出的信号确定当前流水线状态,从而提前判断出下一周期中的指令相关性。按照其集合操作的特点进行逻辑优化,并以所研制的RISC-DSP处理器MediaDSP64原型机为例进行电路实现。综合结果表明,在对整体电路资源和功耗影响较小的前提下,从原先流水线关键路径中隐藏了相关检测电路,其延时下降了约30%。     

基于二叉树的时序电路测试序列设计

为了实现时序电路状态验证和故障检测,需要事先设计一个输入测试序列。基于二叉树节点和树枝的特性,建立时序电路状态二叉树,按照电路二叉树节点(状态)与树枝(输入)的层次逻辑关系,可以直观和便捷地设计出时序电路测试序列。用测试序列激励待测电路,可以验证电路是否具有全部预定状态,是否能够实现预定状态转换。     

一种实现单片机工作在低功耗模式下的事件寄存器电路设计

基于微处理器的单片机广泛应用于各行各业,其低功耗模式一般采用间歇工作方式,通过外部事件产生中断信号,使处于休眠或掉电状态的处理器进入运行状态,为节省处理器的中断资源,简化单片机软硬件开发,设计一种由D型触发器组成的事件（中断信号）寄存器电路,将事件（中断信号）储存后供处理器读取。文中给出了事件寄存器电路设计,电路的PROTEUS仿真结果表明其与设计目标一致,该电路在基于PC104等处理器的低功耗系统中已得到应用。     

电路总论

Y99-61803-48 2002067寄存器传送级上的选通时钟自动接人=Automatic in-sertion of gated clocks at register transfer level[会,英]/Raghavan,N.& Akella,V.//Proceedings of the 12thInternational Conference of VLSI Design.—48～54(EZ)同步电路中时钟信号每个周期触发一次,驱动一个大电容。因此,时钟信号成为动态功率损耗的主要来源。本文介绍一种识别电路中寄存器和触发器的方法,使时钟输入由一个控制信号来选通。研制一个复合逻辑电路产生此控制信号,采用一种算法来估计由选通时钟获得的功率节省和与启动逻辑相关的性能衰降。该算法产生的时钟选通逻辑适当地接人原有电路以产生一个低功率的选通时钟电路变型。参9     

基于无冲突地址生成的高性能FFT处理器设计

提出一种基于存储器交织架构的FFT处理器设计方法,并且针对基-8FFT提出一种无冲突地址生成算法,数据按帧进行操作。每个存储器均划分为8个独立的存储体,通过对循环移位寄存器译码,蝶式运算单元并行无冲突读写操作数,8通道输入数据进行并行的复数乘法运算。每级运算引入完全流水,减少了运算的时钟周期开销,同时推导出局部流水线设计必须满足的不等式条件。输入、输出存储器采用乒乓操作,按帧轮换,FFT运算连续输入、输出,采样频率与系统工作频率一致,具有很好的实时性,运算精度通过块浮点得到保证。该设计方法可以扩展至基-16FFT处理器设计。