改进结构的64位CMOS并行加法器设计与实现

介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 .为了提高速度 ,改进了加法器结构 ,该结构大大减少了加法器各级门的延迟时间 .基于改进的加法器结构 ,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术 ,可以取得良好的电路性能 .该加法器采用 U MC 2 .5 V 0 .2 5μm 1层多晶 5层金属的 CMOS工艺实现 .完成一次加法运算的时间是 70 0 ps,比传统结构的加法器快 2 0 % ;面积和功耗分别是0 .16 m m2和 2 0 0 m W@5 0 0 MHz,与传统结构加法器相当 .     

一种改进的基于Kogge-Stone结构的并行前缀加法器

基于并行前缀算法的Kogge-Stone结构,通过改进其结构层次上的逻辑电路,提出一种改进的并行前缀加法器.与传统电路相比,该加法器不仅可以减小面积、功耗和延时,而且随着位宽的加大其优势更加明显,是适用于宽位的并行前缀加法器.     

一种基于FPGA的新颖的高容错加法器的设计

为了解决传统TMR结构的CMFs失效问题,根据加法器的结构特点提出了操作数循环移位及取反算法(TOIR-SO).此方法相对于传统的TMR结构能够使TMR系统失效率降低47%.同时对逻辑运算的基本单元全加器进行了改进,改进后加法器中任何一个失效只能影响一位"和"结果而不会对其它位产生影响从而进一步提高了加法器的容错能力.     

DSP芯片中全加器电路的优化设计

全加器在DSP芯片中是一个非常重要的逻辑器件,在DSP芯片内部存在着大量的加法器,通过对加法器的优化设计,可以使DSP芯片的性能得到提高.在本文中以CPL结构(Complementary pass transistor logic)加法器为基础提出了一种优化的加法器结构.并且通过HSPICE仿真,对28个晶体管的CMOS加法器、传统的CPL加法器和改进型的CPL加法器进行了比较.仿真的结果表明:改进型CPL加法器在功耗和延时等特性上比传统的28-T CMOS结构加法器和一般的CPL结构加法器有较大的提高.     

64位超前进位对数加法器的设计与优化

设计一个应用于高性能微处理器的快速64位超前进位对数加法器.通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来设计和优化电路.该加法器采用SMIC 0.18 μm CMOS工艺实现,在最坏情况下完成一次加法运算时间为486.1 ps,与相同工艺和相同电路结构采用静态CMOS实现相比,大大减少了加法器各级门的延迟时间,取得良好的电路性能.     

对数跳跃加法器的算法及结构设计

本文介绍一种新型加法器结构——对数跳跃加法器,该结构结合进位跳跃加法器和树形超前进位加法器算法,将跳跃进位分组内的进位链改成二叉树形超前进位结构,组内的路径延迟同操作数长度呈对数关系,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势.在结构设计中应用Ling's算法设计进位结合结构,在不增加关键路径延迟的前提下,将初始进位嵌入到进位链.32位对数跳跃加法器的最大扇出为5,关键路径为8级逻辑门延迟,结构规整,易于集成.spectre电路仿真结果表明,在0.25μmCMOS工艺下,32位加法器的关键路径延迟为760ps,100MHz工作频率下功耗为5.2mW.     

32位稀疏树加法器的设计改进与实现

提出了一种改进进位运算的32位稀疏树加法器。在对现有稀疏树加法器使用的进位运算算子"o"进行深入探讨的基础上,对该算子的表达式做出了适当改进,去除了原算子中进位输入须为0的前提条件,同时保留了原算子适用于稀疏树进位结构的运算特性。采用该改进算子的32位稀疏树加法器可以并行地产生进位输入分别为0和1时的一对"和"输出,并可根据需要选择输出相应的结果。在1.2V130nm典型CMOS工艺条件下,经由HSPICE仿真,改进的32位稀疏树加法器的关键路径延迟为10.8FO4。结果表明,该加法器在运算能力得到扩充的同时,在运算速度方面也具有一定优势。     

一种基于DDS的改进信号合成电路设计

传统的信号合成电路利用DDS产生载波信号,再将原信号利用乘法器和加法器来进行合成.基于ROM查找表法和CORDIC算法,本设计提出了一种改进结构.仿真与分析结果表明,与原有电路结构相比,改进后的数字信号合成电路精度高、硬件开销小.     

基于QCA的五输入Majority门设计及应用

Majority门作为多数逻辑电路的基本逻辑单元,其性能直接影响整体电路的质量.使用量子元胞自动机（QCA）设计Majority门具有结构简单的优点.本文提出了一种三层电路实现五输入Majority门的设计,并以此设计了全加器,进一步应用于多位加法器和乘法器中,与已发表的电路设计比较表明,其版图使用面积和元胞数有明显的减少,加法器元胞数和面积改进最高可达43%和87.2%,乘法器元胞数和面积改进最高可达48.2%和100%.     

一种基于复制码和汉明码的容错加法器

利用复制码(duplicated code)和汉明码(Hamming code)实现了一种新的容错加法器结构,对比之前提出的各种自检测(self-checking)加法器,该结构具有能在不需要重新计算的前提下,同时纠正出现在进位逻辑和求和逻辑上的软错误的特点.另一方面,该结构适用于各种利用基于行波进位的加法器结构,如旁路进位加法器、线性进位选择加法器和平方根进位选择加法器,并适合在汉明码校验的数据通路中工作.仿真结果表明,能有效地修正在进位逻辑上产生的多位软错误(soft error)和产生在求和逻辑上的单个软错误.