兼容标准CMOS工艺的高压器件设计与模拟

在Synopsys TCAD软件环境下,模拟实现了与0 .5 μm标准CMOS工艺兼容的高压CMOS器件,其中NMOS耐压达到10 8V,PMOS耐压达到- 6 9V.在标准CMOS工艺的基础上添加三块掩膜版和五次离子注入即可完成高压CMOS器件,从而实现高、低压CMOS器件的集成.此高压兼容工艺适用于制作带高压接口的复杂信号处理电路.     

薄栅氧高压CMOS器件研制

研制了与0.5μm标准CMOS工艺完全兼容的薄栅氧高压CMOS器件.提出了具体的工艺制作流程-在标准工艺的基础上添加两次光刻和四次离子注入工程,并成功进行了流片试验.测试结果显示,高压NMOS耐压达到98V,高压PMOS耐压达到-66V.此结构的高压CMOS器件适用于耐压要求小于60V的驱动电路.     

薄栅氧高压CMOS器件研制

研制了与 0 .5μm标准 CMOS工艺完全兼容的薄栅氧高压 CMOS器件 .提出了具体的工艺制作流程 -在标准工艺的基础上添加两次光刻和四次离子注入工程 ,并成功进行了流片试验 .测试结果显示 ,高压 NMOS耐压达到98V,高压 PMOS耐压达到 - 6 6 V .此结构的高压 CMOS器件适用于耐压要求小于 6 0 V的驱动电路 .     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

基于0.5 μm CMOS集成电路高低压兼容技术研究

将高压MOSFETs器件集成到低压CMOS数字和模拟电路中的应用越来越频繁。文章参考了Parpia提出结构,将高压NMOS、PMOS器件制作在商用3.3V/5V 0.5μmN-阱CMOS工艺中,没有增加任何工艺步骤,也没有较复杂BiCMOS工艺中用到的P-阱、P+、N+埋层,使用了PT注入。通过对设计结构的PCM测试,可以得到高压大电流的NMOS管BVdssn>23V～25V,P管击穿BVdssp>19V。同时,文章也提供了高压器件的设计思路和结果描述。     

与常规CMOS工艺兼容的高压PMOS器件设计与应用

采用常规P阱CMOS工艺,实现了与CMOS工艺兼容的高压PMOS器件。制作的器件,其击穿电压为55 V,阈值电压0.92 V,驱动电流25 mA。对所设计的CMOS兼容高压PMOS器件的制造工艺、器件结构和测试等方面进行了阐述。该器件已成功应用于VFD平板显示系列电路。     

与CMOS工艺兼容的硅高速光电探测器模拟与设计

用器件模拟的方法,设计了一种与常规CMOS 工艺兼容的硅高速光电探测器,该探测器可与CMOS接收机电路单片集成,对该探测器进行了器件模拟研究,给出了该探测器的电路模型.通过MOSIS(MOS implementation support project) 0.35μm COMS工艺制做了该探测器,实际测试了该器件的频率响应和波长响应,探测器频率响应在1GHz以上,峰值波长响应在0.69μm.     

与CMOS工艺兼容的硅高速光电探测器模拟与设计

用器件模拟的方法,设计了一种与常规CMOS 工艺兼容的硅高速光电探测器,该探测器可与CMOS接收机电路单片集成,对该探测器进行了器件模拟研究,给出了该探测器的电路模型.通过MOSIS(MOS implementation support project) 0.35μm COMS工艺制做了该探测器,实际测试了该器件的频率响应和波长响应,探测器频率响应在1GHz以上,峰值波长响应在0.69μm.     

CMOS峰值检测电路

采用差动运算放大器加电流镜的方法,设计了一种CMOS峰值检测电路,包括峰值电压检测及输入信号过峰时刻甄别两部分.该电路设计基于0.5μm CMOS工艺,实现对峰值电压范围为0～5V,脉冲宽度1～5μs的准高斯信号的精确检测,误差小于6mV。另外,改进了过峰时刻甄别电路,采用了先微分再过零比较的办法,避免了一个准高斯信号输出多个峰值电压.     

功率集成器件及其兼容技术的发展

功率集成器件在交流转直流(AC/DC)电源转换IC、高压栅驱动IC、LED驱动IC等领域均有着广泛的应用.介绍了典型的可集成功率高压器件,包括不同电压等级的横向双扩散金属氧化物半导体场效应晶体管(LDMOS)以及基于硅和SOI材料的横向绝缘栅双极型晶体管(LIGBT),此外还介绍了高低压器件集成的BCD工艺和其他的功率...     

基于标准CMOS工艺的Si基光发射器件

基于反偏雪崩击穿的发光原理,按照Chartered 0.35μm标准CMOS工艺要求,设计并制作了一种Si基光发射器件。在室温下对器件特性进行了初步测试,正向导通电压为0.75V,反向击穿电压为8.4V,能够在一个较宽的电压范围(8.4～12V)内稳定工作。总结了工艺对器件电学特性的影响,并将该器件结构与Snyman等人研究的器件结构进行了比较分析。该器件较强的边缘发光在平面结构的Si基片上集成光互联系统中将会有一定的应用价值。     

标准CMOS工艺下Si光电探测器的模拟与设计

设计了与标准CMOS工艺兼容的硅双光电探测器,并从理论上计算和分析了其绝对光谱响应.0.5μm CMOS工艺条件数值模拟结果显示,在无抗反射膜情况下该探测器在400～900nm波长范围内响应度都在0.2A/W以上,尤其是在短波长处效果比一般的探测器要好.还就反向偏压以及CMOS工艺中介质与钝化层等因素对探测器响应度的影响进行了讨论.     

A Scalable High-Voltage Output Driver for Low-Voltage CMOS Technologies

A monolithic implementation of series connected MOSFETs for high-voltage switching applications is presented. Using a single low-voltage control signal to trigger the bottom MOSFET in the series stack, a voltage division across parasitic and inserted capacitances in the circuit is used to turn on the entire stack of devices. This voltage division both statically and dynamically safeguards the individual MOSFETs over the entire switching period. Because the output voltage is balanced across each device in the stack for the entire switching period, stress to the oxide and hot-carrier degradation are minimized, even in the event of transient over voltages. This circuit, termed the Stacked MOSFET, is ntimes scalable, allowing for the on-die control of voltages that are ntimes the fabrication processes rated operating voltage. The governing equations for this circuit are derived and reliable operation is demonstrated through simulation and experimental implementation in a 0.35-mum SOI CMOS process. The realized prototype is shown to handle 2times the nominal process operating voltage at a switching frequency of 20 MHz with an input-to-output delay of only 5.5 ns     

Integration of 5-V CMOS and High-Voltage Devices for Display Driver Applications

Reduced surface field lateral double-diffused MOS transistors for the driving circuits of plasma display panel and field emission display in the 120 V region have been integrated for the first time into a low-voltage 1.2 μm analog CMOS process using p-type bulk silicon. This method of integration provides an excellent way of achieving both high power and low voltage functions on the same chip; it reduces the number of mask layers and also the cost of fabrication. The lateral double-diffused MOS transistor with a drift length of 6.0 μm and a breakdown voltage greater than 150 V was self-isolated to the low voltage CMOS ICs. The measured specific onresistance of the lateral double-diffused MOS is 4.8 mΩ·cm² at a gate voltage of 5 V.     

PSJ高压器件的优化设计

基于Semi-SJ(super junction)结构,提出了SJ的比例可以从0～1渐变的PSJ(partial super junction)高压器件的概念.通过对PSJ比导通电阻的分析,得到了PSJ高压器件比导通电阻优化设计的理论公式.计算了不同击穿电压的比导通电阻,并与二维器件模拟结果和实验结果相比较.讨论了BAL(bottom assist layer)部分穿通因素η、p型区深度归一化参数r、p型区深宽比A以及PSJ漂移区掺杂浓度是否统一对PSJ高压器件比导通电阻的影响.其理论结果和器件模拟结果相吻合,为设计与优化PSJ高压器件提供了理论依据.PSJ结构特别适于制造工艺水平不高、很难实现大的p型区深宽比的情况,为现有工艺实现高压低导通电阻器件提供了一种新的思路.     

PSJ高压器件的优化设计

基于Semi-SJ(super junction)结构,提出了SJ的比例可以从0～1渐变的PSJ(partial super junction)高压器件的概念.通过对PSJ比导通电阻的分析,得到了PSJ高压器件比导通电阻优化设计的理论公式.计算了不同击穿电压的比导通电阻,并与二维器件模拟结果和实验结果相比较.讨论了BAL(bottom assist layer)部分穿通因素η、p型区深度归一化参数r、p型区深宽比A以及PSJ漂移区掺杂浓度是否统一对PSJ高压器件比导通电阻的影响.其理论结果和器件模拟结果相吻合,为设计与优化PSJ高压器件提供了理论依据.PSJ结构特别适于制造工艺水平不高、很难实现大的p型区深宽比的情况,为现有工艺实现高压低导通电阻器件提供了一种新的思路.     

高兼容CMOS工艺嵌入EEPROM技术

电可擦除只读存储器是非易失性存储器。文章介绍了高兼容常规CMOS工艺的一种嵌入式电可擦除只读存储器设计与工艺技术,对电可擦除只读存储器单元、高压MOS器件的结构与技术进行了研究。研究结果表明,我们设计的0．8μm电可擦除只读存储器单元Vpp电压在13V～15V之间能够正常工作,擦写时间小于500μs,读出电流大于160μA／μm;在普通CMOS工艺基础上增加了BN＋埋层、隧道窗口工艺,成功应用于含嵌入电可擦除只读存储器的可编程电路的设计与制造。