低功耗Zigbee收发器镜像抑制滤波器设计

分析镜像抑制和带外衰减的要求,设计了适用于2.4 GHz Zigbee无线收发前端的镜像抑制滤波器.电路采用7阶巴特沃思OTA-C双二次结构.通过线性变换实现复数滤波.采用交叉耦合输入跨导器,扩大了输入线性范围.为减小滤波器频率偏差,设计了一种锁相环频率修调电路.电路利用0.18 μm CMOS工艺实现.测试结果表明,复数滤波器带宽2.54MHz,镜像抑制大于35 dB,偏移3.5 MHz抑制超过50 dB.在1.8 V电源电压下电流为0.86 mA.     

一种基于迟滞比较器的锯齿波产生电路

介绍一种基于TSMC 0.18μm工艺设计的锯齿波产生电路。传统锯齿波产生电路通常以比较器为核心结构,采用恒流源充放电技术实现。为了获得更快的响应速度,设计了一款利用内部正反馈原理实现的迟滞比较器来取代传统比较器,同时改进架构,得到一种对电源电压变化不敏感,具有较高频率的锯齿波产生电路。最终通过HSpice对电路进行了仿真验证,在常温下锯齿波的频率大约为7.5 MHz;同时当电源电压在2.5~4.5 V内变化时,锯齿波的频率变化不超过0.12 MHz。     

应用于无线传感器网络的带片上自动调谐功能的CMOS Gm-C复数滤波器

本文采用0.18um CMOS工艺设计并实现了一个应用于无线传感器网络的带有片上自动调谐功能的Gm-C复数滤波器。该滤波器基于一个五阶切比雪夫低通RLC原型,由电容和差分跨导综合而成。为了实现滤波器中心频率和带宽的精确控制,采用了一个传统锁相环电路来实现片上自动调谐的功能。该滤波器的中心频率为2MHz,带宽2.4MHz。电路的测试结果表明：在1.8V电源电压下,自动调谐电路工作正常,滤波器具有较为精确的中心频率和带宽,实现了超过45dB的镜像抑制,同时带内抖动小于1.2dB。包括片上自动调谐电路在内的整个滤波器电路共有4.9mA的电流消耗。     

0.25 μm CMOS工艺10位100MHz流水线型ADC设计

采用流水线结构完成了一个10位精度100MHz采样频率的模数转换器的设计.该模数转换器采用采样保持电路、8级1.5位和最后一级2位子模数转换器的结构,电路使用全差分和开关电容电路技术.芯片采用台积电(TSMC)0.25 μm CMOS工艺,电路典型工作电压为2.5V,在室温下,输入信号为5MHz,采样频率100MHz时信号噪声失真比为59.7dB.     

一种用于高速高精度A/D转换器的自举采样电路

介绍了一种新型的CMOS自举采样电路。该电路适用于12位100 MHz采样频率的A/D转换器。采用P型栅压自举开关补偿技术,可以有效地克服采样管导通电阻变化引入的非线性失真,提高采样精度。仿真结果表明,采样时钟频率为100 MHz时,输入10 MHz信号,可得信噪失真比(SNDR)为102 dB,无杂散动态范围(SFDR)为103 dB。信号频率达到采样频率时,仍有超过85 dB的SNDR和87 dB的SFDR,满足高速高精度流水线A/D转换器对采样开关线性度和输入带宽的要求。电路采用SMIC 0.18μm CMOS数模混合工艺库实现,电源电压为1.8 V。     

检修新型手机经验(下)

5.基准时钟的识别多数GSM手机基准时钟采用13MHz,且为VCO组件,若采用13MHz晶搌,则VCO组件外壳上通常有"13"的字样。若采用26MHz晶振,则VCO组件上通常有"26MHz"的字样。摩托罗拉手机基准时钟电路基本都是由一只晶体振荡器和中频模块内的部分电路构成一个振荡电路,13MHz信号通常会经中频模块处理后送到频率合成电路和逻辑电路。诺基亚和部分三星手机基准时钟电路通常由一个VCO组件构成一个     

5公分中功率高效率高稳定度FET振荡器

我们研制了一种普通封装的GaAs FET 和高Q介质谐振器的共漏振荡器。这种共漏振荡器采用FET沟道反向的办法,利用自身的栅源电容构成反馈电路,省去了复杂的外反馈网络;还采用了高Q介质谐振器作成反射型的稳频电路,解决了频率稳定度的问题。这种振荡器结构简单、调试方便,在4～6GHz范围内输出功率大于300mw,效率超过30％,机械调谱带宽大于100MHz;在-40～+70℃温度范围内,频漂小于±O.6MHz,频温系数为2×lO~6/l℃。     

基于CMMB标准的自校正CMOS椭圆低通Gm-C滤波器

提出了一种基于CMMB(中国移动多媒体广播)标准的9阶椭圆函数Gm-C滤波器结构.该滤波器截止频率为3.75MHz,通带波纹小于1dB,过渡带宽500kHz,在4.25MHz处衰减达40dB以上,功耗为7mW.采用0.25μmCMOS工艺,在自动校正电路的作用下,该滤波器在工艺偏差(温度在-40～90℃交化以及±10%的电源电压偏差)的情况下也能保持良好的性能,截止频率偏差不超过1%,临近信道抑制超过40dB.     

一种高精度时钟产生电路的设计

通过数字逻辑校准电路模块和电流镜阵列对环形振荡器的输入电流及充放电电流进行调整与控制，设计了一种频率为 2MHz 的高精度时钟产生电路，其具有时钟输出稳定性高、校准速度快，且电路结构简单的特点。采用 SMIC 0.18μm 工艺，在不同的工艺角及温度下对本电路进行了仿真，结果表明在以上各种仿真情况下时钟频率误差最大在±1%以内，且从开始校准到校准完成，最大所需时间不超过 400μs。     

一种改进的模拟占空比矫正电路

基于PWLL结构的占空比矫正电路虽然克服了传统占空比矫正电路输出时钟上升沿在占空比矫正过程中发生变化的缺点,但其核心电路——频率电压变换电路不能工作在100MHz以上的频率范围,并且随着工作频率的升高,调整范围会变小。采用pullpush电荷泵代替频率电压变换电路,设计了一个工作在200MHz的占空比矫正电路,HSPICE仿真结果表明其调整范围为30%~70%,占空比变化在1个ps以下,达到了设计要求。     

一个新结构低功耗2.5 GHz CMOS LC压控振荡器的设计

压控振荡器是锁相环电路的关键的组成部分之一,采用新的电流复用结构,可以明显降低该电路的功耗,而且由于没有尾电流,新结构还能有效改善电路的相位噪声.在TSMC 0.18 CMOS 1P6M工艺下的仿真结果表明:在1.25 V供电电压下振荡器的调节范围是2.26 GHz到2.76 GHz,在频偏1 MHz处的相位噪声为--130 dBc/Hz,平均功耗不超过1.2 mW.     

一种用于高速同步数据采集设备的数字锁相环

介绍了一种适用于可编程逻辑器件、为高速同步数据采集设备提供可靠时钟解决方案的全数字锁相环电路。该电路采用路径延时环形数控振荡器，并具备时钟倍频和同步功能，最高工作频率可达100MHz，同步和频率锁定误差不超过1ns。采用标准硬件描述语言设计，可适用于各种可编程逻辑器件，具有简单灵活、可移植性强、易于控制的特点。     

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100 MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC 1.8 V/3.3 V 0.18 μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765 MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9 dB,与传统自举开关相比,提高了16.3 dB。     

基于MAX7042的低功耗FSK超外差接收电路设计

采用MAX7042设计了一种308MHz／315MHz／418MHz／433．92MHz低功耗FSK超外差式接收电路，该电路内置CMOS型超外差式射频（RF）接收芯片，具有高集成度、低功耗等特点，灵敏度为-110～-109dBm，接收频移键控（FSK）数据速率可达66kbps（NRZ）或33kbps（曼彻斯特），文中给出了MAX7042主要技术性能、内部结构、工作原理和应用电路。     

3mm谐波振荡器的电调谐

本文在分析谐波振荡器的电路特性的基础上,针对谐波振荡器的电调谐问题,提出了“电调基频,提取谐波”的新构想,并以该构想指导振荡器的电路设计。最后,采用国产参放变容管作为电调元件于1988年在国内首次研制成功了3mm电调谐波振荡器。该振荡器最大电调带宽超过4GHz;当电调带宽等于±100MHz时,输出功率大于10mW;当电调带宽等于±500MHz时,输出功率大于5mW。     

一种降低高频噪声的前置全差分运算放大器

提出了一种降低高频噪声的前置全差分放大器.运放内部采用了两组偏置电路,一组用于单位增益缓冲器电路,一组用于放大电路.为了确保电路稳定性又不增加设计难度,将单位增益缓冲器电路与共模反馈回路结合起来.设计采用HHNEC 0.18μm BCD工艺,Cadence Spectre仿真表明,正常工作时共模反馈的环路增益84.93dB,单位增益带宽9.52MHz,相位裕度67.62°;启动时单位增益缓冲器电路的环路增益85.18dB,单位增益带宽8.93MHz,相位裕度67.2°;关断时,单位增益缓冲器电路的环路增益63.26dB,单位增益带宽2.28MHz,相位裕度88.66°.实测表明,设计降低了D类音频功放在开启和关断时的噪声.     

一种基于自偏置技术的低功耗锁相环设计

采用TSMC 0.13 μm CMOS工艺,设计并实现了一种低功耗、具有固定的环路带宽与工作频率之比,以及良好相位噪声性能的自偏置锁相环(PLL)芯片电路。仿真结果表明,该PLL电路工作频率范围为200~800 MHz,在480 MHz输出频率的相位噪声为-108 dBc@1 MHz,1.2 V电源供电下消耗功耗2 mW。芯片核心电路面积仅为0.15 mm²,非常适合应用于系统集成。     

用于CMOS图像传感器内置流水线ADC的采样/保持电路

设计了用于CMOS图像传感器内置流水线ADC的采样/保持电路,该电路具有10位采样精度和50 MHz采样速率,采用开关电容电荷重分布式结构,加入图像传感器的黑光校准功能。放大器采用全差分套筒式共源共栅增益增强型结构,保证了所需的增益和带宽。电路采用0.18μmCMOS工艺实现。HSPICE仿真结果表明,电路可在5 ns内达到0.05%的精度;对于24.0218 MHz、±0.5 V摆幅的正弦输入信号,SNDR和SFDR分别达到62.47 dB和63.73 dB,满足系统要求。     

用作相位计定标的ECL电路

图1所示电路采用高速ECL器件来产生一对高精度移相的周期信号,这种信号用来对相位计定标。本电路测试的输入信号范围从16Hz到96MHz(1Hz到6MHz的输出频率)。在6MHz输出频率时,0.1ns的相移精度约0.2°。     

一种适用于10/100MHz Base TX以太网的新型发射电路

提出了一种新结构发射电路,适用于10/100MHz Base TX以太网,兼容10MHz Base TX和100MHz Base TX两种工作模式,并能在这两种模式间自由切换.电路采用了波形整形,斜率控制,复用线驱动器等技术,使所有参数符合IEEE802.3标准.芯片在SMIC的0.18μm CMOS工艺流片测试,电源电压为3.3V.