基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

基于DDR2的高速图像数据传输系统设计

在高速图像数据传输系统中,针对图像数据"高吞吐量"与"大容量"数据缓存的应用需求,提出了一种基于DDR2 SDRAM的高速图像数据传输系统设计方案。为了满足图像数据的高吞吐率要求和数据缓存的大容量需求,采用了FPGA内部FIFO资源搭配片外DDR2的分级缓存机制;为了方便对图像数据的读写与地址的管理,对DDR2内部存储空间进行了重新分布。经测试,该系统可在上位机实时显示图像数据,且稳定可靠。     

基于DDR SDRAM的高速数据采集系统的设计

采用DDR SDRAM作为被采集数据的存储体,研究了DDR SDRAM在高速数据采集系统中的应用,分析了DDR SDRAM的工作模式,给出了一种基于DDR SDRAM的高速数据采集系统的设计框图,研究了高速、大容量存储体的设计方案.结合高速数据采集系统的设计要求,重点研究了一种DDR SDRAM控制器的FPGA实现方法,简要介绍了控制器设计中各个模块的功能,最后给出了读/写控制模块对DDR SDRAM的读操作仿真时序图.     

DDR SDRAM控制器数据通道的设计与实现

在DDR SDRAM控制器的设计中,数据通道的设计是提高数据传输率的关键.本文按照JESD79E标准,讨论了DDRSDRAM控制器结构,分析了DDR SDRAM的读写过程,给出了控制器的读写时序方程,利用此方程设计出了一种高速数据通道.对设计高速数据通道用EDA工具进行了综合、仿真.仿真结果显示设计出的电路可以实现参数化配置并具有良好的性能.     

SoC实时信号处理系统中的存储系统设计

在实时信号处理系统中,常常需要对原始数据以及中间处理数据以行或列交错的形式进行访问,使用通用的DDRSDRAM系统难以满足系统的实时要求。在基于SoC（System on Chip）技术的实时信号处理系统中,设计了具有全新体系结构的存储系统,新的存储系统的访存效率达到一般的DDRSDRAM的2～3倍左右。     

FPGA实现高速实时多端口SDRAM控制器的研究

为了满足多个设备同时存取高速数据的需求,介绍了利用Xilinx高性能可编程逻辑器件Virtex6 FPGA实现高速实时多端口DDR3 SDRAM控制器的原理和方法,在一个实时图像处理系统平台上实现了对单片SO-DIMM DDR3内存条的多设备实时访问控制。通过ChipScope工具采样输入输出数据,验证其可行性,分析计算出端口速率和其他主要时间参数。实验结果显示高速实时多端口SDRAM控制器具有集成度高、传输带宽高、功耗低的优点。在多设备同时读写高速数据的系统中具有很高的实用价值。     

航电FC接口板存储模块设计与硬件电路实现

航电光纤通道接口板是实现航电系统统一网络的基础,在高速传输过程中,光纤通道接口板需要及时对未处理的帧进行缓存。文章基于DDR2的大容量、高速率存储模块为这一问题提出了解决方案。对DDR2的功能及结构进行了简要阐述,根据输入和输出需求,设计实现了DDR2芯片组电路,采用FPGA IP核实现DDR2控制器,测试仿真控制器的读写时序。测试结果表明,所设计的DDR2控制器能够按照规则的时序进行操作,实现了高速读写,可以实现功能集成并节约成本,很好地满足光纤通道接口板的设计需求。     

基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

用Xilinx FPGA实现DDR SDRAM控制器

DDR SDRAM使用双倍数据速率结构,它能获得比SDRAM更高的性能。DDR SDRAM需要特定的DDR控制器才能完成与DSP、FPGA之间的通信。由于Xilinx VirtexTM-4系列FPGA具备ChipSync源同步技术等优势,本设计采用它来实现DDR SDRAM控制器。该DDR SDRAM控制器采用直接时钟数据捕获技术,本文将重点阐述该技术。     

一种DDR SDRAM控制器的设计

在介绍DDR SDRAM控制器设计关键技术的基础上,讨论了一种DDR SDRAM控制器的设计方法.通过一种优化的地址映射策略提高了突发访问效率,采用0.18 μm CMOS工艺流片实现.所设计的DDR SDRAM控制器芯片在PCB板级测试中达到预期设计要求.     

TD-LTE系统中数据转存技术的研究及实现

基于对TD-LTE系统中数据存储及传输技术的研究及分析,提出了一种下行链路处理的系统实现方案,并在Virtex-5系列FPGA芯片中完成DDR2 SDRAM控制器的设计及优化.该技术方案应用于TD-LTE无线综合测试仪中,完成下行链路大容量高速数据的接收和发送,实现硬件资源共享,其处理速度和数据精度满足TD-LTE测试...     

基于PCI-E总线的高速数据传输卡的设计与实现

介绍了用于改善合成孔径雷达数据回放模块性能的高速数据传输卡的设计与实现;传输卡通过PCI Express总线与主机进行数据交互,配置两组DDR2SDRAM进行乒乓操作实现大容量高速缓存,在输入、输出数据传输率不匹配的情况下保证数据传输稳定、可靠;选用PLX公司的接口芯片PEX8311实现PCI Express总线接口功能,FPGA逻辑实现DDR2SDRAM控制器;测试结果表明,传输板数据传输率不低于100MB/s,工作状态稳定,达到了预期指标,具有一定的实用性和良好的应用前景。     

基于DDR3 SDRAM的高速大容量数据缓存设计

为了满足对高清非压缩视频数据的实时采集要求,解决常用数据缓存因容量小、数据读写速率低等缺点带来的数据丢失问题,提出了一种基于DDR3 SDRAM的高速大容量数据缓存的设计方法;该方法采用了不同时域数据处理技术、高速数据存储技术以及总线优先级仲裁技术,实现了数据速率高达400 Mbytes/s的实时数据的高速缓存;实践证明,该数据缓存可应用于高清非压缩视频数据的实时采集系统中。     

基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(MIG)实现FPGA与DDR2的存储器接口,并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理,并设计了专门的测试模块。     

基于WISHBONE的可兼容存储器控制器设计

随着近年来高速计算机的快速发展，人们对存储器频宽及性能的要求越来越高。作为第2代DDR存储器的DDR2 SDRAM具有高速、低功耗、高密度、高稳定性等特点，在未来的一二年里，它将逐步取代DDR SDRAM而成为内存的主流。尽管DDR2的地位正在不断上升，但DDR仍是当前流行的高速存储器。该文通过对这两种存储器的分析比较，基于WISHBONE总线，提出并实现了一种可兼容DDR与 DDR2存储器的控制器。     

DDR2 SDRAM控制器接口的FPGA设计及实现

DDR2 SDRAM是第二代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。DDR2芯片的控制较为复杂,为了解决DDR2芯片的驱动及功能验证问题,在介绍了其特点和工作机制的基础上,提出了一种简化的工作流程图,进而给出该控制器的总体设计、FPGA器件的引脚分配及验证方法。其中验证方法采用Verilog HDL硬件描述语言构建了DDR2控制器IP软核的测试平台,通过ModelSim软件对DDR2仿真模型测试无误后,再使用QuartusII软件的嵌入式逻辑分析仪工具SignalTap II抓取FPGA开发板实时信号。开发板上的验证结果表明：DDR2芯片初始化成功;其引脚上有稳定的读写数据;在双沿时钟频率200MHz下,写入数据和读出数据一致。故DDR2控制器设计达到要求,且控制器接口简单、工作稳定、移植性强。     

基于DSP 的双目视觉系统

介绍了一种利用CMOS传感器、高速可读写存储器SDRAM、存储器FLASH,基于高速数字信号处理器Blackfin533 DSP和CPLD的双目图像采集、处理系统。系统完成了双目图像的采集、存储以及双目图像匹配处理。详细描述了系统的总体结构、部分硬件设计,并提出了一种改进的Census算法。     

基于高速嵌入式系统的信号完整性分析

提高信号完整性、减小串扰和反射是高速电路系统设计能否成功的关键.本文基于以ARM1176JZF-S S3C6410为核处理器的嵌入式开发系统,对高速电路进行了研究.通过信号完整性仿真分析,解决了DDR SDRAM差分时钟信号的反射问题和视频输出信号的串扰问题.     

利用FPGA实现DDR存储器控制器

DDRSDRAM以双倍的数据速率已成为存储器的主流,但目前广泛应用的微处理器和数字信号处理器并不支持DDRSDRAM。该文介绍一种通用DDRSRAM控制器的设计,以解决目前所存在的微处理器与DDRSDRAM之间的接口问题。