基于PCRAM数据页聚簇的缓冲算法

针对Flash写前需擦除,读写I/O开销不均衡等固有缺陷,研究面向闪存缓冲区管理,对提高基于Flash的固态硬盘(Solid State Disk,SSD)访问性能以及降低系统功耗具有重要理论意义和应用价值。文章提出了一种新型存储架构,并实现了一种适用于SSD的基于相变存储器(Phase Change Memory,PCRAM)数据页聚簇的缓冲算法。文章中详细介绍了基于PCRAM聚簇的缓冲算法关键技术及原理,充分阐述算法相关元数据、存储数据、FTL管理与控制以及详尽分析了缓冲算法的读、写操作控制原理,最后通过FlashSim仿真平台实现SSD写缓冲。基于仿真结果与传统缓冲算法性能比对,分析得出该缓冲算法可降低SSD随机写次数和SSD数据存储分散性,并提升SSD响应速度,降低系统功耗。     

基于PCRAM数据页聚簇的缓冲算法

针对Flash写前需擦除,读写I／0开销不均衡等固有缺陷,研究面向闪存缓冲区管理,对提高基于Flash的固态硬盘（Solid State Disk,SSD）访问性能以及降低系统功耗具有重要理论意义和应用价值。文章提出了一种新型存储架构,并实现了一种适用于SSD的基于相变存储器（Phase Change Memory,PCRAM）数据页聚簇的缓冲算法。文章中详细介绍了基于PCRAM聚簇的缓冲算法关键技术及原理,充分阐述算法相关元数据、存储数据、FTL管理与控制以及详尽分析了缓冲算法的读、写操作控制原理,最后通过F1ashSim仿真平台实现SSD写缓冲。基于仿真结果与传统缓冲算法性能比对,分析得出该缓冲算法可降低SSD随机写次数和SSD数据存储分散性,并提升SSD响应速度,降低系统功耗。     

基于EDA技术的高速FIFO设计

利用Lattice公司的在系统可编程逻辑器件ispLSI6192芯片构造4个双向、独立的128×9位F IFO高速数据存储栈区(FIFO),并对芯片可编程逻辑编程建立快速地址加1计数器以及FIFO控制逻辑,控制逻辑分别对4个FIFO栈区进行读/写控制;实现将系统的高速数据栈区及其控制逻辑功能在同一个芯片上实现,从而提高计算机数据通信的速度、效率以及提高系统的集成度和降低系统的故障率。     

基于双DMA缓冲的高速图像传输系统设计

针对传统DMA传输中断响应等待时间长、两次DMA传输之间空档期大的缺点,提出了一种双DMA缓冲机制,采用读写数据通道分离的方式提高了DMA的传输效率。并且通过对图像数据的有序组包,利用双DMA缓冲机制,搭建了一种高速图像传输系统,最后实现了图像数据从PC到FPGA的高速传输。经测试验证,系统最高图像传输速率可达2143MB/s,比单DMA缓冲传输速率提高了10%-28%,PCIE最大总线利用率达52%。     

嵌入式系统中虚拟化设备的设计与实现

为了在嵌入式产品开发中提高整体开发测试效率,节约硬件投入成本,减少测试过程中硬件故障引发的故障定位维护工作,设计了一种基于嵌入式系统的虚拟化设备,通过QEMU虚拟化平台,利用KVM加速技术,使模拟处理器的CPU和内存直接使用宿主机的硬件资源进行加速,利用重定位共享库技术模拟设备仿真平台外围硬件,屏蔽一些具体的硬件访问操作,以使上层软件不感知硬件的缺失,解决硬件功能逻辑模拟的问题,从软件层面实行上层软件所预期的硬件数据结果,该虚拟设备的设计与实现使研发和测试人员可以在一些受限的条件下正常调试以及测试产品的业务功能。     

AVS环路滤波器的FPGA优化及实现

针对AVS环路滤波的算法原理,用VHDL语言完成了在FPGA硬件平台上的设计和仿真实现。环路滤波器对滤波数据的存储结构进行了合理的安排,用连续地址和跳变地址相结合的方式读取数据,并实现了读取数据的同时并行进行计算操作,减少了环路滤波所占用的时钟周期,提高了计算效率。该设计基于Xilinx公司的Virtex-4平台实现,最高时钟频率可达到140 MHz,满足AVS实时编码要求。     

基于多线程调度算法的监测效能评估系统 ——以北京市地震局为例

系统使用基于高响应比优先调度算法的多线程技术对北京35个台站近5年的形变、地磁、流体等学科的96个监测项、131个测点的分钟值和时值等百亿级的数据引入动态优先权,使作业的优先级随着等待时间的增加而提高,并且在对数据库进行读写操作的同时利用CPU对已经获取到的数据进行计算,大大减少了程序的阻塞时间,有效提高CPU的利用率...     

数据存储管理系统二级缓冲池研究

为了提高系统中的数据访问效率,优化系统结构,提出了基于数据库缓冲池之上的二级缓冲池结构。首先介绍了数据存储管理系统（DSMS,Data Storage Management System）体系框架和运行流程,然后分析了二级数据缓冲池实现策略,主要从访问规律,二级数据缓冲池的逻辑结构组织,系统类层次设计这三方面进行了详细阐述,最后通过试验分析了提高改缓冲池性能的几个关键参数。试验结果表明,二级缓冲池模块较好的提高了系统对数据源的访问效率。     

基于LabVIEW2012FPGA模式的数据采集和存储系统

为了提高数据采集系统精度,减少开发成本,提高开发效率,基于LabVIEW虚拟仪器开发工具研究并设计了一种数据采集系统。该系统采用FPGA编程模式和网络流技术实现大批量数据实时传输,并对数据进行分析处理和存储。系统硬件采用美国NI实时控制器CRIO-9025,实现16路数据可靠采集与存储。实验仿真及实际运行结果表明该数据采集系统能够精确地对数据进行实时采集以及分析处理,达到了项目要求。     

一种FPGA中BRAM36k的设计方法

BRAM以阵列的方式排布于FPGA内部,是FPGA实现各种存储功能的主要部分。FPGA通过BRAM以及可编程逻辑资源给用户提供各种不同的存储资源。介绍了FPGA其中可编程存储模块BRAM36k的具体功能以及实现方法。该模块支持多种地址和数据位宽纵横比组合、多种读接口和写接口数据带宽转换,支持奇偶校验bit写入和读出。最后对模块的功能进行了功能级仿真验证,仿真结果符合预期设计目标。     

面向片上系统的高性能SDRAM控制器设计

在分析了SDRAM存取原理之后,提出并设计了一种面向片上系统的高性能SDRAM控制器。该控制器采用数据写缓存方式降低了数据在存取内存时的等待时间;并引入了两组双通道预取指令缓冲器,每组双通道都用以减少取指令时的等待时间,采用两组的结构是为了增加指令预取的命中率;同时还使用了四路组关联的片上堆栈存储器来降低SDRAM的页失效频率,从而降低了因页失效而需要等待的时钟周期。实验证明,与传统的控制器相比,SDRAM的存取等待时间降低了63%,页失效频率降低了64%,总的指令执行平均时间为原来的40.5%。     

如何引导大缓存

缓存是指在计算机存储系统的层次结构中,介于中央处理器和主存储器之间的高速小容量存储器。缓存和主存储器一起构成一级存储器,高速缓冲存储器和主存储器之间信息的调度和传送是由硬件自动进行。在计算机的发展历程中,依据摩尔定律,计算系统中的中央处理器性能发展迅速。而磁盘作为计算系统中的主存储器,由于机械机理的限制,其发展速度远远不及中央处理器的发展速度,形成了中央处理器数据处理快而磁盘读写数据缓慢的状况,从而降低整个计算机系统工作效率。因此,通过在两者之间增加一个缓冲层来协调两者之间数据调动效率问题,缓存由此应运而生。缓存的处理速率接近于中央处理器,可以通过扩大缓存容量,缓解两者之间处理效率差距,能够快速响应中央处理器和磁盘之间的读写请求,作为两者之间的缓冲池,缓存在一个适当范围内越大越好。由于缓存资源的珍贵,因此,缓存成为一个计算系统性能高低的重要标志。     

基于FPGA的多媒体传感器网络网关的设计与实现

本文针对多媒体传感器网络的典型应用智能家居系统,抽象出系统模型.为使网内多媒体数据方便快捷地提供给用户,设计了支持连接外部多种异构网络的网关.网关在接入PSTN网络的设计中,我们采用HDLC(高级数据链路控制)协议以确保数据信息的可靠互通,并基于FPGA技术设计和实现了HDLC控制协议.进而,为了提高HDLC芯片的处理效率,接收缓存设计为一个多Block FIFO模式,支持多个Block的并行读写.本文设计的多Block接收缓存,包括独立BRAM和共享BRAM两种方式,旨在适应多种需求,并有效减少对CPU的中断.最后,我们通过Modelsim对基于FPGA的HDLC芯片进行仿真,验证读写控制、收发、时隙、中断等功能,并且在实际测试板上运行测试通过.     

Signaling game approach to improve the MAC protocol in the underwater wireless sensor networks

Underwater sensor networks (UWSNs) are instructed for critical applications like military surveillance and underwater oil spills that conducted in a very massive three‐dimensional (3‐D) space that needs many underwater nodes (UNs) to cover the target area. Those UNs are not easy to recharge and cannot exploit solar power. MAC protocols deployed for UWSN ought to consider the energy efficiency, so as, to extend the network lifetime with total connectivity and significant throughput. Terrestrial MAC protocols could not be used for UWSN due to long and unpredictable propagation delay. Consequently, the development of a new MAC protocol for the harsh environment as underwater is a challenging task. In this study, we focus on the deployment of TDMA in UWSN for this, two schemes entitled TDMA slot sharing (TSS) and free time slots reallocation (FTSR) are proposed. Received data stored in the buffer waiting for processing and forwarding might lead to an unlimited data transfer latency those results in the buffer overflow. Otherwise, free time slots appearing during the communication process resulting from dead nodes increase uselessly sleep time for the rest of the nodes. Both schemes based on signaling game are proposed to overcome those problems, TSS is used to enable the slot sharing between UNs during the communication process to reduce the buffer overflow. FTSR scheme aims to increase the throughput of UNs by allowing the reuse of free time slots. Numerical results conducted in this work show good improvement in the network performance concerning throughput.     

改进型动态时隙冲突跟踪树标签防碰撞算法

射频识别RFID(Radio Frequency Identification)系统内的读卡器在识别大数量标签时常因信号的碰撞而导致系统识别效率降低.动态时隙冲突跟踪树算法DSCTTA(Dynamic Slots Collision Tracking Tree Algorithm)采用动态时隙应答机制可减少前缀开销和迭代开销,但会产生大量空闲时隙.本文将DSCTTA和比特转换方式(BCM)相结合,得到改进型动态时隙冲突跟踪树标签防碰撞算法(IDSCTTA)以防止标签冲突,加快标签识别速度.理论分析及仿真结果表明,IDSCTTA不仅具有DSCTTA的全部优点,而且能够有效地减小识别时延和提高时隙效率,并且标签数目越大,算法性能越优越.     

Analysis of the Fixed-Assigned TDMA Technique with Finite Buffer Capacity

This paper focuses on the performance of the time-division multiple-access technique with fixed allocation scheme when the memory buffer size at each ground station is finite. Specifically, a queueing model is formulated in order to derive the expected waiting time of the messages in the buffer and the probability of message blocking. Two cases are discussed. single-packet messages and multipacket messages, both with multiple time slots available to the ground station. Numerical results also are provided to facilitate determining the best tradeoff between memory buffer size and the performance parameters. These results suggest that assigning a single slot per ground station is more efficient than multiple slots.     

一种数据Cache的设计和验证

Cache能够提高DSP处理器对外部存储器的存取速度,提高DSP的性能,设计高性能低功耗的Cache,对于提高DSP芯片的整体性能有着十分重大的意义。描述了DSP芯片中一种高性能低功耗的数据Cache。这种Cache可以通过增加具备重装功能的Line Buffer来减少处理器对Cache的访问频率,从而降低Cache功耗。通过FFT、AC3、FIR三种基准程序测试表明,Line Buffer可以降低35%的Cache访问频率,明显降低了数据Cache功耗。     

基于空闲时隙消除的超高频RFID防碰撞算法

标签防碰撞是射频识别系统中的一项重要研究课题.为了进一步提高射频识别系统的性能和降低复杂度,提出了一种基于空闲时隙消除的二进制分裂算法.该算法在二进制分裂算法中引入了单比特状态标识位,在识别过程中,标签在ID数据传输之前先发送单比特随机信号,用于判定时隙是否碰撞,从而避免了冗余的信息传输.由于该算法彻底消除了传统二进制随机数分裂方法中的空闲时隙,因此节省了识别过程中的协调时间开销.最后通过理论分析和仿真结果证明：ISE-BS算法的吞吐率稳定在40.65%左右,时间效率稳定在32.46%左右,ISE-BS算法相比于现有的防碰撞算法性能更优.从实现的角度,比较了各个算法的浮点运算成本,结果显示提出的算法可以极大的降低系统复杂度.