光电耦合器传输比衰变分析

文章在理论和实验的基础上，对光电耦合器的电流以传输比衰变的原因进行了全面的分析，并建立了数学模型，为可靠地应用光电耦合器提供了工程设计的依据。     

线性光电耦合器在开关电源中的应用

线性光耦合器是目前国际上正推广应用的一种新型光电隔离器件,文中介绍了其性能特点,产品分类,以及它在单片开关电源中的应用。     

光电耦合器电流传输比衰变分析

文章在理论和实验的基础上 ,对光电耦合器的电流传输比衰变的原因进行了全面的分析 ,并建立了数学模型 ,为可靠地应用光电耦合器件提供了工程设计的依据。     

辐照条件下光电耦合器的电流传输比模型

研究了辐照对光电耦合器各组成部分光电参数影响的机理,建立了光电耦合器在辐照条件下的电流传输比(CTR)模型.研究结果表明,辐照在发光二极管(LED)中引入界面态陷阱,产生非辐射复合,使LED的输出光功率下降;辐照改变了光敏二极管的少数载流子扩散长度,使光照产生的等效载流子数减少,进而使同样光照下的光电流减少;辐照在晶体管基极引入表面态陷阱,使基极复合电流增加,晶体管增益下降,从而使光电耦合器CTR下降.实验结果验证了所得理论模型的正确性.     

双路高速高增益光电耦合器线性放大电路中加速电阻Rx的理论分析和计算

本文对双路高速高增益光电耦合器线性放大电路中的加速电阻R_x进行了理论分析和计算,并确定其取值范围。     

高速双通道光电耦合器OC—5631的研制

本文叙述了一种全密封式高速双通道光电耦合器OC－5631的研制。此种光电耦合器采用高速GaAsPLED为发光部，采用带Si光敏二极管的放大电路为光敏部，采用开集电极肖特基晶体管输出，其数据速率可达5～6Mb/s。本文还就提高光电耦合器性能的一些理论和实践问题进行了探讨。     

抗辐射光电耦合器试验研究

针对光电耦合器中使用的发光二极管(LED)进行了不同的方案设计,并对相关的光电耦合器进行了钴-60γ总剂量试验研究,比较了光电耦合器的主要参数——电流传输比辐照前后的变化,从而得到了优化的发光二极管设计。采用自主设计生产的发光管材料制作了发光二极管,同时利用中国电子科技集团公司第十三研究所研制的探测器、晶体管以及陶瓷管壳制作了光电耦合器。在4 mA偏置下,经过300 krad(Si)γ(辐照剂量率为50 rad(Si)/s)电离总剂量辐照后,电流传输比平均下降了31.5%,优于国外光电耦合器的已知水平。在抗辐射光电耦合器中,采用正装、小发散角结构的发光二极管可进一步提高其抗辐射性能。     

高速高压光电耦合器

文章叙述了高速高压光电耦合器的工作原理、制作工艺、器件特性以及设计考虑。     

不同偏置条件下光电耦合器的总剂量效应

开展了4N49光电耦合器不同辐照偏置条件下的辐照实验,结果表明:电流传输比的下降幅度与辐照期间的偏置条件有关,处于工作状态的光电耦合器比短路状态的总剂量效应要弱,其根源是光电耦合器的LED施加了电流,而与光敏晶体管的偏置状态关系不大;电流传输比随偏置条件的变化关系是由初级光电流决定的,而C-B区光响应度是初级光电流退化的主导因素.     

光电耦合器电流传输比的噪声表征

光电耦合器中可俘获载流子的陷阱密度是影响其电流传输比(CTR)的重要因素,并与器件可靠性有密切关系.在器件内部的多种噪声中,1/f噪声可有效地表征器件陷阱密度.本文在研究光电耦合器工作原理以及1/f噪声理论的基础上,建立了光电耦合器的CTR表征模型和1/f噪声模型.在输入电流宽范围变化的条件下,测量了器件的电学噪声和CTR变化,实验结果验证了以上模型的正确性.将CTR模型与噪声模型相结合,得到了CTR与1/f噪声之间的关系.此关系应用于对光电耦合器辐照实验结果的分析,实验结果与理论得到的结论一致.理论与实验结果表明,噪声幅值越大,电流指数越接近于2,则器件的可靠性越差,相同工作条件下CTR的老化衰减量越大,其失效率显著增大.从而证明噪声可表征光电耦合器的CTR并能准确地反映器件的可靠性.     

多路高速光电耦合器

研制了一种多路高速光电耦合器。采用混合集成技术,在16 DIP陶瓷管座内成功制作出四路高速光电耦合器。叙述了该器件的工作原理、制作工艺、器件特性以及设计考虑。     

GJYQ-Ⅰ型光缆有源连接器

介绍一种1～1500m 光缆有源连接器结构特征、工作原理、用途、特性、稳定性以及可靠性。     

一种高速高增益CMOS运算放大器的设计

设计了一种应用于采样保持电路中高速高增益运算放大器。该运放采用全差分增益提高型共源共栅结构。在输入信号通路上加入适当的补偿电容,消除了零极点对对运放建立时间的影响,同时对主运放的次极点进行了优化,改进了相位裕度。采用0.35μmCMOS工艺仿真,结果表明,运放的开环直流增益达到106dB,单位带宽为831MHz（负载电容8pF）,相位裕度为60.5°,压摆率为586V/μs,满足12位50MS/s流水线ADC中采样保持电路性能要求。     

低温、小电流、高增益硅双极晶体管的研究与设计

介绍了一种用于低温、小注入电流条件下工作的新型多晶硅发射区双极晶体管,并给出了晶体管电流增益的低温模型。该模型考虑了低温下多子和少子的冻析效应、禁带变窄效应、Auger复合、多晶硅发射效率增强效应等。在此基础上,通过用SUPREM-Ⅲ和PISCES-Ⅱ进行了工艺模拟和器件模拟,最后完成了实际版图制作和工艺流水。对管子的测试表明,该晶体管具有极好的小电流特性,在0.5μA的注入电流下其共射电流放大倍数可高达1000,在低温(77K)下其β仍可达70左右,能够正常工作。     

超高速电流反馈集成运放电路与特性

介绍了超高速电流反馈集成运放电路结构，基本特性以及与电压反馈集成运放在性能上的差异。     

激光脉冲测距专用CMOS高速高增益读出芯片设计

为进一步实现激光回波脉冲处理电路的高增益、高带宽基本要求,对CMOS集成电路结构设计进行了深入研究:采用改进型RGC跨阻放大器、自动增益控制Cherry-Hooper级联结构、与双端输出源极跟随器分别作为前置放大器、电压宽带放大器与缓冲环节构成激光脉冲信号的接收通路;利用MOS_L等效并联电感峰化技术实现电路带宽拓展。在0.5μm的CMOS工艺条件下,对其电路性能进行了仿真检测。结果表明:该信号处理电路的信号带宽、增益、输入阻抗与输出电压的响应幅度分别为100MHz,141dB,117Ω和1V。最后对其电路提出具体的版图设计与测试方案等。     

A Unity Gain High Speed Buffer to Improve Signal Integrity in High Frequency Test Interface

The availability of faster electronic components allows the design of more effective and efficient test equipments. However in high-speed applications, the effect of interconnects between the tester and the device under test DUT introduces ringing, overshoot and timing delay problems. In this paper we present an output high speed buffer which helps to cancel the overshoot, undershoot, and ringing. The buffer which has a unity gain, presents a high output current and introduces small delay. It is able to drive the comparator of the tester through the transmission line with minimum distortion of the signal. Compared with other approaches, the use of this output buffer provides good improvement of the signal. This output buffer which is designed for the interface between tester and DUT can be considered for communication between high speed devices in printed circuits boards. The calibration procedure is explained in order to determine the delay introduced by the buffer and to measure low and high voltage levels of the digital output signal of the buffer.     

不用激光修调的高速12位D／A转换器

传统的集成12位D/A转换器要求用精密的薄膜电阻网络和电阻的激光修调技术。本文介绍的分段设计技术只需要采用常规的高速双极数字IC工艺,采用扩散电阻方法,不需要微调技术,就能保证其D/A的单调性。它比用激光修调的R—2R薄膜电阻网络结构的12位D/A转换器具有更均匀的台阶尺寸,其电阻的精度要求也比后者放宽了8倍;由于内部采用了ECL电路的结构形式,工作速度快,其建立时间在80～100ns。