面向全数字锁相环应用的时间数字转换器

时间数字转换器TDC是全数字锁相环ADPLL相位捕获的重要部件。以TDC分辨率的提升为主线,讨论了计数器型、门延迟和亚门延迟型三类全数字TDC的基本结构,从提高分辨率、增加动态范围、减小非线性误差等技术点对比阐述各自的优势,并对TDC技术在全数字锁相环中的应用前景以及未来研究重点进行了简要分析。     

高精度时间数字转换器的研究

根据一种时间数字转换器的结构和性能,提出了组成全数字锁相环重要模块——时间数字转换器的设计方法。首先,设计出TDC模块的电路构成;其次,采用千分尺算法对电路信号进行设计和较正;最后,通过PSPICE仿真环境对电路图的设计,测出TDC的精确度,测得在CMOS环境下时间延迟的线性趋势。实验结果表明,与已有的时间数字转换器相比,该千分尺算法应用于TDC模块的设计,可以使时间数字转换器的性能有较大提高。     

一种基于TDC的相对频差测量方法

提出了一种基于时间/数字转换器( TDC)的频率差测量方法.该方法使用延迟链和参考时钟结合的TDC直接数字量化频率差.测量系统与非线性标定模块均在现场可编程门阵列( FPGA)中实现.为了对频率差检测精度进行评估,使用振荡器作为仿真输入信号进行了实验.结果显示:所提出的测量方法对ΔF/F的测量噪声可以达到1 ×10-8/ 槡Hz.在实验结果的基础上,对测量噪声的来源进行了分析.     

基于TDC-GP2的时间间隔测量系统设计

精确的时间间隔测量在时间同步系统有着至关重要的作用,为了满足大量程和高精度的需求,介绍了一种直接计数法和时间-数字装换法相结合的时间间隔测量系统;设计中采用两片TDC-GP2时间-数字转换芯片,结合FPGA和上位机,可以实现精度为1 ns时差测量;经过大量的实际测量,系统的分辨率为70 ps,精度为1 ns,最大可以测量1 s的时间间隔;该设计的系统具有可靠性高、功耗低、精度高、使用灵活等优点。     

一种基于环振的高精度时间测量芯片设计实现

高精度时间测量技术在空间探索、高能物理以及速度、流量、距离等多种测量领域有广泛用途,实现这种功能的电路被称为时间数字转换器(Time-to-Digital Converter,TDC)。分析了高精度时间测量的不同类型实现原理和技术,在此基础上介绍了一种基于环形振荡器(环振)的TDC芯片设计。该芯片采用0.18μm 1P5M CMOS工艺流片加工,测试结果表明其测量分辨率达到52 ps,可以用于流量、温度、距离等多种测量领域。     

基于时间—数字转换器的力矩传感器

介绍了基于时间—数字转换器(TDC)的应变测量原理与特点。设计并制作了基于TDC技术的机器人关节力矩传感器。基于TDC应变测量原理的力矩传感器具有组成电路简单、系统电流消耗小的特点。对传感器进行了静动态校正,并分析了试验结果。     

一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

基于双噪声耦合技术的连续时间Sigma-Delta ADC设计

连续时间Sigma-Delta调制器被大量应用于音频电子系统及其他领域。设计采用单环二阶连续时间系统架构,包含分段式7 bit Flash量化器,提出了双噪声耦合结构。通过对系统结构的改进,二阶系统有很好的稳定性,能实现三阶的噪声整形效果,对DAC失配、环路延时、放大器有限带宽等非理想特性有着非常好的鲁棒性。仿真结果显示,在3 M的输入信号带宽,16倍的过采样率时,调制器信噪失真比(SNDR)达到96.9 d B,有效比特数(ENOB)为15.8 bit,输入信号动态范围(DR)为98 d B。     

一种进位链TDC的实现及其抽头方式研究

采用Xilinx公司的Kintex-7内部的进位链,实现了时间数字转换器(Time to Digital Converter,TDC)。采用码密度校准方法 对TDC进行逐位校准,标定了TDC的码宽。码密度校准过程中发现,不同的进位链抽头位置会导致TDC的码宽不同、非线性不同,研究了2抽头、 4抽头方式下的TDC的码宽和非线性,在“0tap+3tap”的2抽头方式下,TDC可以获得较好的线性,时间分辨率为25 ps(对应最低有效位(Least Significant Bit,LSB)),微分非线性范围为-0.84～3.1 LSB,积分非线性范围为-5.2～2.2 LSB。     

产生平滑模拟波形的汇编程序

在许多信号处理应用中,微处理机(μP)通过数字/模拟(D/A)转换器来输出计算的数据。模拟输出信号具有阶梯状波形,其持续时间随着D/A转换器输入间隔的增大而增加。这个程序采用软件技术来产生平滑的模拟波形。利用简单的内插法,μP每隔一定时间就把数字输入信号馈送给D/A转换器。通常,D/A转换器每T_1秒得到输入信号(图1a);而且,时间间隔T_1增大,阶梯波持续时间就增加(图1b)。利用内插法,μP在t_1秒内馈送C个中间采样信号     

基于现场可编程门阵列的时数转换器原理与实现方法

介绍一种基于现场可编程门阵列(FPGA)的时数转换器(TDC)的原理及设计方法。通过工作在差分模式下的二条抽头式延迟线，该时数转换器的分辨率能够达到200ps，可以完成亚纳秒量级时间间隔的测量。时数转换器主要用于极短时间间隔的测量。目前时数转换器广泛应用于航空航天、通信、信号处理等领域。     

时间数字转换技术在三维海流计中的应用

随着电子技术的进步,通过数字电路实现微小时差的测量成为现实,时间到数字转换(TDC)技术已经广泛应用于测量等领域。本文介绍ACMA公司生产的TDC-GP2时间数字转换芯片,通过设计一套实用的电路系统应用于超声三维海流计系统。实验分析表明,通过此方法测量脉冲到达时间间隔可以获得亚纳秒的时间分辨力,并可实现精确的三维流速测量,测量精度达到±3mm/s。     

应用于CMOS图像传感器的高速列级ADC

提出了一种应用于CMOS图像传感器中的高速列级ADC。采用单斜ADC与TDC结合的方法,先将模拟电压信号转换为成比例的时间段,再通过TDC量化为相应的数字码,其转换时间主要取于TDC的量化范围,解决传统列级单斜ADC转换速率低的问题。设计采用0.18μm CMOS工艺。Spectre仿真表明,在模拟电路3.3 V、数字电路1.8 V的供电电压下,ADC的信噪失真比(SNDR)达到51.2 dB,整体功耗为1.76 mW,列级电路功耗为236.38μW,采样频率为1 MS/s,输入信号范围为1.6 V,满足CMOS图像传感器系统的应用要求。     

基于码密度法的时间数字转换器非线性校正方法研究

运用码密度的方法解决了FPGA内部专用进位链延迟单元的非线性问题,提高了FPGA中时间数字转换器(TDC)的测时精度.通过研究发现FPGA中进位链非线性是造成TDC测试精度降低的主要原因,针对这一问题,采用了统计学的码密度法进行了非线性校正,并确定了样本的数量以及校准值的选取.在EP2C5T144C8芯片内构建了TDC和校准模块,通过输入近似的大量随机跳变信号,得到延迟单元的准确延迟时间和非线性测试结果.实验结果表明,运用码密度法可以准确地反映出延迟时间在TDC中的分布情况.     

ADI公司推出连续时间∑-Δ模数转换器系列产品

ADI公司推出低噪声的宽带宽连续时间∑-Δ（CTSD）模数转换器（ADC）系列产品——AD926x。16位AD9261与AD9262CTSD转换器及AD9267CTSD调制器可提供低噪声、高动态范围,以及高达10MHz的带宽。新款ADC系列产品通过集成突破性的CTSD转换器技术,实现了速度、精度和带宽的独特组合,非常适合于无线基础设施、医疗设备,以及对数据分辨率和宽带宽有严格要求的其他高性能设备。     

基于时间控制技术的双NMOS降压直流转换器

为有效降低系统功耗,设计一种基于时间控制的降压直流转换器。该系统架构以时间作为处理变量,使用CMOS级类数字信号,同时不增加任何量化误差。在积分器设计中使用环形振荡器代替传统上的运算放大器,以有效降低功耗。增加延迟线,实现电压到时间的转换并求和,再利用一个简单的触发器产生PWM调制信号。本设计基于时间的控制,消除了高带宽误差放大器和模拟控制器中对脉宽调制器的需求,以及数字控制中对高分辨率ADC的需求,兼具数字和模拟控制的优点。通过测试表明,本设计整体架构仅使用7.6μA静态电流即可实现控制。     

低成本高分辨率14位A/D转换微机接口

<正> 在智能仪器及微机数据检测系统中,输入模拟信号要通过模数转换器转换为数字信号,再进行各种计算处理变为输出数字显示或控制信号。微机系统的测量分辨率和精度,很大程度上取决于A/D转换器的分辨率和精度。在分辨率及精度指标要求较高的系统中,常需要分辨率在12位(二进制位数)以上的A/D转换器。通常12位以上的逐次逼近式A/D转换器芯片价格较高,使系统的成本提高很多。本文提出一种廉价的14位高分辨率A/D转换微机接口,它可以应用在许多模拟量信号变化频率不很高的场合,而硬件费用与采用12位以上逐次逼近式A/D转换器的接口相比,约节省1/4～1/5。     

一种用于逐次逼近型模数转换器的DAC设计

在参考电压为Vref时,普通的N位数模转换器(DAC)的全0到全1数字输入会被转换为0^Vref的模拟输出,分辨率为Vref/2N。而在需要得到Vref2(Vref2≠0)到Vref1输出的场合,则0Vref的模拟输出,分辨率为Vref/2N。而在需要得到Vref2(Vref2≠0)到Vref1输出的场合,则0^Vref2的模拟输出是一种浪费。分段电荷分布式DAC的全0到全1的数字输入可以分别得到Vref2到Vref1的相关输出,在相同的位数下能够分辨的最小电压为(Vref1-Vref2)/2N,仅是普通DAC的(1-Vref1/Vref2)倍。     

一种宽输入范围8 bit循环TDC

设计了一种适用于时域ADC的基于电容-比较器型TDA的循环TDC。循环TDC重复使用单增益级可降低量化时间差量器件的匹配需求,可克服传统延时线TDC中大量延时线变换引起的时间不确定性。同时,循环结构只占用较小的芯片面积而更加适用于片上系统。循环TDC采用不加校准的电容-比较器型TDA来增加线性输入范围,TDA以小于2%的增益误差来放大时间差量。通过0.18μm标准CMOS工艺完成了电路设计和仿真,在1.3 MS/s的采样速率下,TDC获得了±20 ns输入范围和8 bit的分辨率,INL和DNL分别是-1.671/+1.59 LSB和-0.5/+0.604 LSB。     

基于simulink时间交织流水线ADC建模仿真

为了研究时间交织流水线ADC的结构和性能,提出了一种完全在Matlab自带的Simulink仿真环境下对时间交织流水线ADC进行高层次行为级建模和仿真的方法.在完整掌握了该类型AD转换器整体结构的基础上,对各个基本模块进行了Matlab数学建模,并最终完成了一个四通道、1.5bit/stage、采用数字校正技术的10位分辨率时间交织流水线AD转换器.最后还给出了ADC动、静态性能的测试方法并在Simulink仿真环境下对其进行了仿真测试,结果表明这种高层次的仿真方法具有高效、准确的优点,大大提高了AD转换器电路的设计效率.