一种低存储高速并行小波变换算法的FPGA实现

基于Altera公司的低成本、高密度Cyclone Ⅱ系列FPGA实现了小波变换的VLSI架构设计,最大化减少了算法对片内存储器的需求,降低了功耗。由于设计能够对图像同时进行行列变换,系统处理速度快,为图像实时处理提供了基础。     

小波变换的 FPGA 实现

为了实时进行不同小波基的快速小波变换，本文介绍了利用现场可编程阵列ＦＰＧＡ实现小波变换的设计。     

小波变换的FPGA实现

为了实时进行了不同小波基的快速小流变换，本文介绍了利用现场可编程阵列ＦＰＧＡ实现小波变换的设计。     

小波变换的FPGA实现

为了实时进行不同小波基的快速小波变换,本文介绍了利用现场可编程阵列FPGA实现小波变换的设 计.     

一种面向FPGA的快速Hough变换

在FPGA上设计并实现了一种用于直线检测的快速Hough变换方法。使用分类滤波器把直线目标分成多个方向,使多个方向上的运算在空间上实现了并行处理;在每个方向上,设计实现了一种用于Hough变换的流水线处理结构;提出了一种基于直方图统计的两阶段搜索算法。大量的实验验证了提出的Hough变换实现方法的可行性,结果证明该方法占用空间少,实时性高。     

MPEG2视频芯片IDCT的一种VLSI实现方案

介绍了一种2-D × 8 8 IDCT处理器系统的ASIC架构,采用分布算法、并行结构、流水线设计。对于常用的ROM查找表实现方案,该文提出了一种以寄存器、加法器构建的替代电路的新方案,同样省去了乘法器,避免了使用ROM,且硬件代价与使用ROM相比还略有减小,最终提高了数据的吞吐量,达到2.4GB/s,满足了MP@HL标准的HDTV的108MHz的频率要求,而同样工艺条件下采用ROM查找表则只能达到90MHz的频率。     

一种用于MPEG的IDCT算法

离散余弦变换（ＤＣＴ）及其逆变换（ＩＤＣＴ）广泛应用于图像编码系统中，在本文中，我们提出了一种针对ＭＰＥＧ特点的ＩＤＣＴ的实现算法，根据ＭＰＥＧ中ＤＣＴ系数的分布特性和ＩＤＣＴ算法的对称性质，我们可以采用同一运算结构计算不同的频率分量，从而减小系统的实现复杂度，测试结果表明，当采用该算法时，在运算速度下降约１４％的情况下，ＩＤＣＴ的ＶＬＳＩ实现规模约下降为１／３。     

数字图像DCT变换的FPGA实现

图像DCT变换由于计算量大,软件实现往往难以满足实时处理的要求,基于FPGA在硬件上实现了图像的DCT变换。设计采用了2D-DCT的行列分解结构,在两级1D-DCT之间引入双RAM结构,通过乒乓操作保证了前后级DCT运算的并行性,提高了运算速度。整个模块使用Verilog HDL建模,通过ModelSim编写激励对逻辑功能进行了验证,最后在Quartus II上通过了综合编译,设计优化后下载到Altera EP2C70F896C6芯片上进行实现。结果显示,该模块功能结构正确,可作为一个独立单元集成在图像的实时处理系统中。     

一种实时频谱仪中帧检波器的FPGA实现

针对实时频谱仪中无缝频谱数据量巨大导致难以进行传输和显示的问题,基于FPGA的FIFO资源设计了一种适用于实时频谱仪的帧检波器,在保留信号特征的条件下将多帧频谱数据合并为一帧进行传输与刷新。仿真与实际测试结果表明该检波器具有正峰值、负峰值、平均值和实时刷新四种检波方式,能够在检波的同时实现对分析带宽外频谱数据的截断。相比于传统基于RAM实现的帧检波器,该检波器不需要控制RAM读写地址,易于实现,占用逻辑资源较少,已在实时频谱仪中得到应用。     

一种CORDIC算法的FPGA实现

在数字化中频接收机中,为了实现相干解调,接收端的数控振荡器需要产生一个本地相干载波,其频率和相位必须与发送端载波的频率和相位严格保持一致,因此需要用到arctan函数计算相位差。研究了一种基于CORDIC算法计算arctan函数的方法,提出了基于CORDIC算法实现arctan函数运算的硬件流水线实现结构,并在芯片上进行仿真实现,仿真结果表明,其输出误差较小,与理论值基本一致,利用其可实现数字载波同步中鉴相、鉴频功能。     

基于FPGA的JPEG解码器设计与实现

为满足SoC中JPEG静止图像实时解压缩要求,在完成JPEG解码器C语言建模的基础上,采用自顶向下的设计方法,完成了JPEG Baseline解码器设计,并在FPGA开发板上验证了设计结果。该设计与ACTEL、4I2I等公司的IP核相比具有相近的解压缩速度,能满足实时解码要求。     

H.264中整数变换与量化的FPGA实现

H.264以其优异的压缩比率和高图像质量在实时网络视频通信、数字广播电视及高清视频存储播放等方面获得广泛应用。变换量化作为H.264编码框架中的一个基础模块,是熵编码前的一个重要处理过程,它的主要作用是使输入系数间数据相关性降低。鉴于之前大部分的变换量化是基于软件或协处理器来实现以及此种实现方式在速度及吞吐量上的局限,而硬件实现在速度和吞吐量上则具有很大的优势, 因此研究H.264变换量化的硬件实现具有实用价值。采用高速并行处理的架构,基于寄存器传输级（RTL）用硬件描述语言完成了H.264中的整数离散余弦变换（IDCT）及量化算法的实现,并用Altera公司的Cyclone Ⅱ系列可编程逻辑器件实现了硬件验证测试。设计方案消耗了10489个逻辑单元,最高工作时钟频率为184.88MHz,数据处理能力达到2958Mpixels/s,可在一个时钟周期之内完成对一个4×4矩阵数据的变换量化处理,可满足高速高吞吐量数据流处理的要求。     

一种基于Loeffler算法的快速实现2D DCT/IDCT的方法*

提出了一种基于Loeffler[8]算法的快速实现二维离散余弦变换/反离散余弦变换（2D DCT/IDCT）的方法。采用行列分解的方式,仅使用一个1D DCT/IDCT处理核快速完成8×8的2D DCT/IDCT变换。通过合理安排时钟周期数和简化各周期内的操作,使1D DCT/IDCT模块能在八个时钟周期内快速完成一次变换。仿真试验表明,与目前使用相同FPGA芯片的商业IP核相比,所使用的资源减少了10％,而速度却提高了10％。     

基于FPGA的信号互相关运算器研究

本文采用ALTERA公司FPGA作为算法处理器件,实现了互相关算法,取得了很好的效果。本文根据相关算法的运算原理并考虑了模块与外部的交互性,在FPGA中配置设计了互相关运算模块、并串转换模块以及双口RAM等4个模块。详细介绍了各个模块的功能,并给出仿真分析图。     

An FPGA implementation for neural networks with the FDFM processor core approach

This paper presents a field programmable gate array (FPGA) implementation of a three-layer perceptron using the few DSP blocks and few block RAMs (FDFM) approach implemented in the Xilinx Virtex-6 family FPGA. In the FDFM approach, multiple processor cores with few DSP slices and few block RAMs are used. We have implemented 150 processor cores for perceptrons in a Xilinx Virtex-6 family FPGA XC6VLX240T-FF1156. The implementation results show that the 150 processor cores for 32-32-32 input–hidden–output layer perceptrons can be implemented in the FPGA using 150 DSP48 slices, 185 block RAMs and 9676 slices. It runs in 242.89 MHz clock frequency, and a single evaluation of 150 nodes perceptron can be performed 1.65 × 10⁷ times per second.     

基于小波变换的ECG信号压缩及其FPGA实现

小波变换在ECG信号处理中的应用得到了很多研究人员的关注。本文研究了5层5/3提升小波变换及其反变换的FPGA实现,并将其应用于ECG信号的压缩,在均方误差可控的范围内获得了较大的压缩比,并利用设计的硬核实现了信号的重建。     

截短Reed-Solomon码译码器的FPGA实现

提出了一种改进的BM算法,并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明,该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。     

基于FPGA的HEVC后处理CNN硬件加速器研究

针对高效视频编解码标准中后处理CNN算法在通用平台运行时产生的高延时缺点,提出一种基于现场可编程逻辑门阵列（FPGA）的后处理卷积神经网络硬件并行架构。提出的并行架构通过改进输入与输出缓冲的数据并发过程,调整卷积模块整体并行度,加快模块硬件流水。实验结果表明,基于本文所提出的并行架构设计的CNN硬件加速器在Xilinx ZCU102上处理分辨率为176×144视频流,计算性能相当于每秒360.5 GFLOPS,计算速度可满足81.01 FPS,相比时钟频率4 GHz的Intel i7-4790K,计算速度加快了76.67倍,相比NVIDIA GeForce GTX 750Ti加速了32.50倍。在计算能效比方面,本文后处理CNN加速器功耗为12.095 J,能效比是Intel i7-4790K的512.90倍,是NVIDIA GeForce GTX 750Ti的125.78倍。     

离散分数阶Fourier变换的高速FPGA实现

介绍了一种直接在时域和频域对信号进行离散的数值计算方法.针对工程实际,提出了一种基于FPGA的硬件实现方法,同时给出了具体的算法和计算机仿真结果.     

图像的二维提升小波变换的FPGA实现

研究了图像的5/3提升小波变换算法原理,根据提升算法的系数分布存在的特点,提出二维提升小波变换硬件实现的简化VLSI硬件结构,并在对系统进行了综合、仿真后,在FPGA芯片上实现。实验证明,系统改进的简化硬件结构,提高了系统运行速度,保证了系统的实时性要求。