基于三模冗余架构的集成电路加固设计

随着科技的发展,人类对太空领域的研究会越来越多,对于航天器件的要求也会越来越高,其中可靠性是航天器件一个重要的指标.空间辐射环境中的高能粒子引发的单粒子翻转事件严重影响星载电子系统的可靠性.现有的抗辐照设计多集中在工艺库和版图的加固上,但是要完全的抑制单粒子故障的产生是不现实的.克服了现有技术中存在的不足,提供了一种基于三模冗余的电路架构,利用冗路架构去屏蔽已发生故障对整个电路的影响,使得整个电路的抗辐照性能得到极大地提升.     

DICE型D触发器三模冗余实现及辐照实验验证

分析了三模冗余(TMR)型D触发器和双互锁存储单元(DICE)型D触发器各自的优点和缺点,基于三模冗余和双互锁存储单元技术的(TMRDICE)相融合方法,设计实现了基于双互锁存储单元技术的三模冗余D触发器。从电路级研究了TMRDICE型D触发器抗单粒子翻转的性能,与其他传统类型电路结构的D触发器进行了抗单粒子翻转性能比较,并通过电路仿真和辐照实验进行了验证。仿真结果表明,TMRDICE型D触发器的抗单粒子翻转性能明显优于传统的普通D触发器、TMR型D触发器和DICE型D触发器。辐照实验结果表明,TMRDICE型D触发器具有最小的翻转截面。     

基于三模冗余结构的自刷新寄存器设计

设计了一种带自刷新功能的寄存器,该寄存器采用两级数据锁存结构,在第二级锁存结构中设计了一个选择电路。该选择电路采用三选二机制,用于三模冗余结构中取代常用寄存器,选择数据来自三模冗余结构的三路输出。有两路值相同,输出结果为该值,用于修正寄存器的输出值。在0.13μm工艺条件下用此结构设计的寄存器,面积为32.4μm×8.4μm,动态功耗0.072μW·MHz-1,建立时间0.1 ns,保持时间0.08 ns。该结构用于三模冗余结构中,可有效防止单粒子翻转效应(Single Event Upset,SEU)的发生。测试结果表明采用该结构的寄存器组成的存储单元三模冗余加固结构,在时钟频率1 GHz时,单粒子翻转错误率小于10-5。     

改进型抗单粒子效应D触发器

在对抗单粒子效应技术研究的基础上,构造了一种改进型的抗单粒子翻转和单粒子瞬变的主从型边沿D触发器.该D触发器在不影响设计流程的情况下能使得整个芯片都具有抗单粒子效应,并有效改善了以往由于引入抗辐射设计而导致芯片面积大幅度提高的问题.     

一种双节点翻转加固的RS触发器

随着IC集成度的不断提高,电路中单粒子引起的多节点翻转现象愈加频繁。为了解决该问题,提出了一种可对两个电压节点翻转完全免疫的RS触发器电路。基于双互锁存储单元结构,设计了一个冗余度为4的前置RS触发器。将不相邻的两个输出节点连接到一个改进型C单元电路中,屏蔽了错误电压,最终输出电压不受单粒子翻转的影响。该RS触发器采用0.25 μm 2P4M 商用标准CMOS工艺实现。对RS触发器中任意两个电路节点同时分别注入两个单粒子事件,进行了抗单粒子翻转的可靠性验证。Spectre仿真结果表明,该RS触发器能完全对两个单粒子事件免疫。与已发表的辐射加固触发器相比,该触发器采用的晶体管个数减少了20.8%,功耗降低了21.3%。     

一种抗单粒子全加固D触发器的设计

采用当前成熟的两种抗单粒子翻转锁存器构成了主从D触发器,在D触发器加固设计中引入了时钟加固技术,对输出也采用了加固设计。仿真对比显示本设计的加固效果优于国内同类设计。     

一种基于三模冗余的智能复合传感器设计

提出了一种基于三模冗余的智能复合传感器的设计方法,能对环境温度、相对湿度与绝对压力进行测量。为了提高测量的精度,延长产品的寿命,传感器采集的环境参量均从3个敏感元件获得,并通过智能处理器对其进行智能判读,剔除误差较大或错误的数据,实现三模冗余,使得即使有一个敏感元件失效,所设计的传感器依然能正常工作并且能上报故障状态,极大地提高了传感器的可靠性与使用寿命。经过试验,设计的传感器在-40⁸5℃的环境中,温度采集精度优于0.5℃,相对湿度采集精度优于3%,绝对压力采集精度优于0.1 kPa。该型复合传感器现已完成样机试制,具有重要工程应用价值。     

基于0.18μm CMOS加固工艺的抗辐射设计

为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。     

检错冗余模型及剩余码检错算法研究

针对星上系统三模冗余(TMR)容错模型资源开销大的问题,提出了一种具有普适性的检错冗余模型.在此模型下分析了基于剩余码的检错算法,使用该方法可根据检错性能需求灵活调整资源开销.适用于解决星上系统所面临的单粒子翻转(SEU)问题.算法仿真表明,对于乘、加等基本运算以及FFT等复杂运算,剩余码检错算法均能够取得较好的检错效果.通过选择合适的剩余码码长,剩余码检错算法能够以允许范围内的资源开销代价获得满足需求的检错性能.     

FPGA三模冗余工具的关键技术与发展

SRAM型现场可编程门阵列(FPGA)在空间辐射环境中容易受到单粒子效应的影响,从而发生软错误,三模冗余技术(TMR)是目前使用最广泛的缓解FPGA软错误的电路加固技术。该文首先介绍了三模冗余技术研究现状,然后总结了三模冗余工具常用的细粒度TMR技术、系统分级技术、配置刷新技术、状态同步技术4项关键技术及其实现原理。随着FPGA的高层次综合技术愈发成熟,基于高层次综合的三模冗余工具逐渐成为新的研究分支,该文分类介绍了当前主流的基于寄存器传输级的三模冗余工具,基于重要软核资源的三模冗余工具,以及新兴的基于高层次综合的三模冗余工具,最后对FPGA三模冗余工具的未来发展趋势进行了总结与展望。     

一种基于ALU单元的改进的三模冗余结构设计

对于传统的三模冗余结构(TMR),当其中两个模块发生失效时可能出现功能相同的情况,造成三模冗余失效.为了解决这一问题,针对ALU模块的结构特点提出了对操作数编码的方法到达三个模块差异化的效果,采用此方法后能100%的消除TMR同功能失效的问题,同时此方法相对于模块的差异化设计成本更低,效果更明显.     

一种基于FPGA的新颖的高容错加法器的设计

为了解决传统TMR结构的CMFs失效问题,根据加法器的结构特点提出了操作数循环移位及取反算法(TOIR-SO).此方法相对于传统的TMR结构能够使TMR系统失效率降低47%.同时对逻辑运算的基本单元全加器进行了改进,改进后加法器中任何一个失效只能影响一位"和"结果而不会对其它位产生影响从而进一步提高了加法器的容错能力.     

基于模代数的三值维持阻塞触发器及其应用

本文给出了基于模代数理论的三值维持阻塞触发器,并将其应用到时序逻辑电路设计中。由于多值模代数中的两个基本运算和运算结果均为多值信号,所以它的应用避免了以往在采用基于Ｐｏｓｔ代数的三值触发器时,由于输入、输出信号不匹配而必须增加附加编码电路的问题。设计实例表明,该触发器具有更强的逻辑功能,它使得移位寄存器类的时序电路设计得以显著简化。     

三模冗余演化自修复系统设计及可靠性分析

将演化硬件与TMR技术相结合在系统级层面设计并实现了一款ETMR系统,并以马尔可夫过程理论为基础探讨了其可靠性规律.发现在任意区间上,ETMR较之单模和TMR系统具有较高可靠性,同时指出修复率与故障率比值是影响ETMR系统可靠度的主要因素,且比值越大其可靠度接近于1的区间跨度越大.系统构建方法及所得结论对于将ETMR系统应用于具体工程实践具有一定的启发和指导作用.     

基于MOBILE的JK触发器设计

介绍了一种新型量子逻辑单元电路--单稳双稳转换逻辑单元及其工作原理,在此基础上探讨并设计了以MOBILE为基本单元电路的具有同步置位复位功能的边沿型JK触发器电路,从而丰富了量子电路中触发器的类型.     

三值触发器设计及其变换

本文研究了基于状态图设计三值触发器的通用方法，对称和非对称三值逻辑均适用，用一个状态图统一地导出主从结构和维持阻塞结构触发器，以及其它等效触发器。本文设计出双及性ｃｐ触发器，改进了ＲＳＲ和ＪＫ触发器。     

基于MOBILE的JK触发器设计

介绍了一种新型量子逻辑单元电路——单稳双稳转换逻辑单元及其工作原理,在此基础上探讨并设计了以MOBILE为基本单元电路的具有同步置位复位功能的边沿型JK触发器电路,从而丰富了量子电路中触发器的类型