一种全CMOS工艺吉比特以太网串并-并串转换电路

本文介绍了一种单片集成的吉比特以太网串并－并串转换电路。在芯片中，模拟锁相环产生1．25GHz高速时钟（当芯片用于光纤网络，时钟速率就为1．06GHz)，同时一个10到1多路选择器完成并行数据到串行的转换。在接收端，差分输入信号依次经过均衡电路、双端－单端转换电路转换成数字信号。同时，数据和时钟提取电路提取出时钟，并将数据重新同步。最后，串并转换电路完成串行－并行转换和字节同步。实验芯片采用0．35μmSPTM CMOS工艺，芯片面积为1．92mm^2，在最高输入输出数据波特率条件下的功耗为900mW。     

一种高速并串转换控制电路设计

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据.设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环(PLL)实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号(LVDS)接口电路输出.该芯片通过0.18 μmCMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW.     

PCM串行数据流同步时钟提取设计

为了产生语音调度系统中数据接收端异步接收PCM30／32路一次群串行数提流所需同步时置瑚目的,采用以分频计数器为基础模块,辅以相位校正和误校正处理模块从已知速率PCM数据流中提取同步时钟信号的方法,利用可编程逻辑器件和VerilogHDL硬件描述语言对该方法进行实现和仿真验证。结果表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号。     

基于FPGA的通用PCM接收解码电路的设计

为了准确接收提取某遥测系统的PCM数据,设计了基于FPGA的通用PCM接收解码电路,该电路通过基于锁相环的位同步器实现不同码率的PCM数据流接收,通过三态搜索理论的帧同步器可判别不同帧结构数据,码型转换模块识别并转换NRZ-L/M/S、BiФ-L/M/S 6种码型,最后电路将解调出的数据通过USB接口传送至计算机进行存储、显示和处理。该电路可识别码型不同、码速率不同以及帧同步码组不同的PCM数据流,兼有单端和差分输入接口,在遥测领域具有很强的通用性。     

在电话中用于数字信号处理的一个42Mb局部非同步码转换器

当数字信号处理器(典型地利用线性PCM编码数)同数字声带电话传送系统(利用u或A-法则编码数)接口时线性和压缩码之间的码转换是需要的。要叙述的码转换器是为了高速的多路信号处理器应用。双极型EFL~4电路可以供给位速率到42Mb。 接口电路包含两个12位移位寄存器,一个15位锁存器和有关的控制逻辑,如图1所示。根据外部的可编程序的静态逻辑进入这电路的串行数据可以按列出在表1中的13种方式之一来处理。输入和输出移位寄存器可以用独立的时钟速率工作,许可局部地非同步的工作。输入和输出按字传输速率同步。在一个有效的结构中,当允许各种各样的有用的码转换时,电路供给这种局部地非同步的接口。     

一种用于高速QPSK解调的四次方环载波恢复电路

为解决高速QPSK信号全数字解调的技术瓶颈问题,采用模拟方案,研制了一种四次方环载波恢复电路,重点介绍了应用混频器上变频特性的宽带平方电路以及锁相环(PLL)载波提取电路的设计过程.测试结果表明,该载波恢复电路可以完成载频为720 MHz、码速率100 Mbit/s～1 Gbit/s范围的QPSK信号同步载波恢复,解决了高速信号相干解调中载波同步的关键技术问题.     

VHDL实现PCM码解调程序模块设计

依据VHDL程序设计出针对现场可编程门阵列(FPGA)的脉冲编码调制(PCM)码解调电路.解调数据过程分为位同步、字节同步、帧同步和串并转换,并对相关程序模块进行仿真.通过调试硬件电路,验证了该PCM码解调系统所实现的功能.     

高速信号、时钟及数据捕捉和恢复在数据转换电路中的应用

着重从高速串行通信中的信号、时钟及数据捕捉和恢复以及时钟／数据恢复电路中的基准振荡器．几个方面介绍了它们在数据转换电路中的应用。     

遥测PCM码流解码系统的设计

介绍了一种遥测PCM码流解码系统的设计,系统能把接收到的±2.5 V PCM码流和422PCM码流还原出原始数据信息,按照帧结构分路存储。422码流解码的关键是串并的转换,±2.5 VPCM码流解码的关键是码同步和帧同步的实现。给出了PCM解码系统硬件电路的设计,并分别介绍了422方式和±2.5 V方式的PCM码流的解调办法。该电路设计已用于某遥测系统的地面测试台,具有工作稳定,抗干扰能力强的特点。     

基于FPGA的S/PDIF接收机数据解码系统的实现

为了准确接收并提取专业音频设备所发出的S/PDIF数据信号,方便后续数字音频处理模块的信号处理工作,减少因使用专业集成电路带来的额外成本,设计了基于FPGA的通用S/PDIF接收解码电路。该电路首先利用数字鉴相方式从S/PDIF信号中恢复出采样时钟,然后根据恢复出的采样时钟对信号进行采样,获得串行数据。随后电路对其进行帧同步处理以区分不同的数据段,最终按照S/PDIF的编解码规则对其进行解码后,以并行方式输出给后续音频处理模块进行进一步处理。     

基于FPGA的高码率QPSK信号产生方法

信息速率达百兆以上高码率QPSK调制信号广泛应用于通信、电子对抗、雷达等领域。文章基于高速FPGA+DA的硬件平台,先将高速率串行信息根据QPSK调制规则映射成高速I、Q基带信号,再将该基带信号经过成型滤波器的运算分解为多相并行运算,经过多相数字上变频后,利用FPGA的OSERDES功能模块,将低速并行数据转换为高速串行数据,最后输进高速DA,获得高码率QPSK调制信号。该方法能直接产生中频信号,在2GHz时钟下能产生码速率为500Mps的QPSK调制信号,经验证,通过该方式产生的信号经采样后能正确解调,原数据能正常恢复。     

基于CPLD的位同步时钟提取电路设计

提出了一种位同步时钟信号的提取方案。该方案具有同步速度快、实现简单等特点，可用于异步串行通信的发送接收等。文中据此方案设计了其位同步时钟提取电路，给出了采用VerilogHDL语言编写的基于CPLD的具体程序实现代码，最后给出了该电路的具体程序及仿真结果。     

一种自跟踪码流提钟电路的设计

本文讨论了野战通讯网线路终端(LTU)设备监测通道异步码流的移相;分析了误码检测电路对位同步信号的要求特点;分析了几种采用不同位同步信号进行误码检测方案的不可靠性;给出了一种自跟踪码流提钟电路的设计方案。该方案可简单地实现时钟提取,可靠地完成码流的误码检测。     

一种基于FPGA的并入并检AOS帧同步检测方法

针对高速串行码流或并行码流的同步搜索,提出一种新的并入并检AOS帧同步检测方法,该方法在FPGA平台上,采用了并行帧同步码检测器来降低芯片的处理时钟频率,具有处理时钟频率低、误锁概率小、平均同步时间短以及芯片资源使用少等特点。     

接收器中并行数据与字节时钟同步的电路设计

在串并转换接收器中,并行数据在字节时钟的作用下并行输出.如何保证同一时刻输出的并行数据属于同一个字节,即并行数据与字节时钟的同步,是串并转换接受器中的一个关键问题.根据串并转换电路可以使用移位寄存结构,字节时钟可以在串行时钟的基础上使用计数器得到,而计数器又模可变的特点,设计了一种在数据的串并转换中进行并行数据与字节时钟同步的电路,经过理论分析与软件仿真,证明电路性能良好可行.     

具有异步采样滤波器的音频A／D转换

引言。今天的高性能Δ∑模数（A／D）和数模（D／A）音频转换系统在其转换过程中通常需要超过12MHz的高频率系统时钟（主时钟）。时钟抖动是评定这些系统性能优良与否的重要因素。通常，时钟抖动对带有转换器和基于晶振的时钟没有太大影响，但是对联网式音频系统、利用“室内同步”信号的录音系统和其他混音器等需要在系统内长距离传送高频时钟信号的系统而言，就可能是非常棘手的问题了。这些系统的共同特点是，转换节点和网络都以相同的采样率或在相同的时钟域内运行。克服这些系统的低抖动主时钟问题最常用的方法是利用锁相环（PLL）。PLL电路形式多样，各有利弊。但是在大多数情况下，尤其是在电压受限的晶振电路中，经常因为低抖动或PLL频率范围不够，至使不能覆盖所有需要的采样率。     

基于FPGA同步电路的实现

同步是通信系统中一个重要的问题.在数字通信中,除了要获取相千载波的载波同步外,位同步的提取是更为重要的一个环节.介绍了一种基于FPGA同步电路的实现而提出一种数字锁相环的位同步提取电路的方案,并已成功地用FPGA器件实现了此方案.此时钟提取电路可以快速、准确地对串行输入信码进行位同步时钟的提取,即使输入码流中有毛刺现象...     

HDTV码流输出系统的研制

提出了将ＨＤＴＶ软件编码数据流转换成串行码流的方案并研制了相应的转换,输出系统。系统基于通用微机,将非实时软件编码的ＨＤＴＶ视频或舆流数据转换成串行码流,并提供时钟同步或包同步信号,其码流类别,编码系数,码率,工作方式等可选,它的研制成功在目前尚无ＨＤＴＶ编码芯片的情况下,得以为ＨＤＴＶ制式研究,设备或系统的研制或测试等,灵活,方便地提供信号。     

高速低功耗传输电路的时钟系统设计

利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-synchronous)模式的高速传输电路。此方法可以在不改变PLL状态的情况下快速改变输入输出(I/O)电路的工作频率,降低功耗。整个芯片采用0.18μm CMOS工艺设计并流片测试成功。     

视频分帧处理电路的研制

本文介绍的视频图像分帧处理电路，是字幕叠加、图像合成、图像旋转等图像处理方面的关键器件，该电路运用视频信号的分离技术，从复合视频信号中提取行、场同步信号，用锁相环电路和三级计数器构成的反馈分频电路对行同步信号鉴频锁相，获得9．750MHz的时钟信号，再由A／D转换器和D／A转换器完成了视频图像处理。