引信点目标视频回波模拟器距离模拟电路设计

针对某伪码调相PD引信点目标视频回波模拟器的要求,提出了基于现场可编程门阵列（FPGA）与片外精密数控可编程延时线两级延时技术的引信点目标视频回波模拟器距离模拟电路的设计及实现方案。该距离模拟电路具有调整动态范围大、精度高等特点。调试表明,该电路能够满足精密测试引信截止距离的要求。     

基于FPGA的伪码BPSK调相体制战略导弹雷达引信机的回波模拟

根据战略导弹雷达引信机的回波原理,利用FPGA实现了伪随机码调相体制的某型雷达引信机回波模拟。战略导弹雷达引信机的回波是导弹距离地面一定高度时发射的雷达波经大地反射回雷达引信机的接收端的地面回波。模拟回波的过程也就是模拟战略导弹在雷达引信机开机高度不断下降到引爆高度的过程。根据这个原理,利用FIFO来控制回波延时,非常有效地模拟了雷达引信机的回波。     

一种用于脉冲延时发生器中消除触发抖动的方法

针对延时脉冲发生器在外触发模式下,触发信号与时钟信号不同步造成的随机抖动问题,提出了一种随机抖动消除方法。该方法在FPGA(Field-Programmable Gate Array, FPGA)内部设计多路并行TDC(Time-to-Digital Converter, TDC)对随机抖动进行实时精确测量,然后通过数字延时和压控模拟延时电路进行相应随机抖动的补偿,从而提高了脉冲延时的分辨率和精度。测试结果表明,测量模块造成脉冲的抖动为18.9 ps,抖动补偿模块的抖动为4.2 ps,最终系统的抖动为19.3 ps。     

高精度延时电路在激光测距仪器检测中的应用研究

基于计数器的延时电路是激光测距仪器模拟检测常用的延时器, 但其启动信号与首计数脉冲之间往往存在小于一个计数时钟周期的偏差, 提出一种基于可编程逻辑阵列(FPGA)的补偿方法对该偏差进行补偿。该方法利用FPGA内部的进位延迟线实现时间-数字转换电路, 可精确测量计数器启动信号与首计数脉冲间的时间偏差, 分辨精度可以达到80 ps。该时间偏差转化为模拟距离偏差值用于对计数器延时效果进行补偿, 大大提高了延时时间模拟空间距离的精度, 增强了对激光测距仪器的模拟检测能力。     

一种高精度大动态范围的距离模拟脉冲发生方法研究

现有的产生距离模拟脉冲的方法中,数字延时电路只能达到ns量级的精度,模拟延时电路的延时范围又不足够作为距离模拟脉冲的使用,为了实现高精度大动态范围的延时,来产生激光测距仪的距离模拟脉冲,在研究了现有方法的基础上,采用了数模结合的方案,设计了一种同时满足高精度和大动态范围的延时脉冲信号发生电路,并对其精度和重复性进行了测试,可以实现2 s～4 ms 的延时范围并具有0.1 ns的延时精度,即可以模拟300 m～600 km的距离并具有 1.5 cm的距离精度。解决了现有的距离模拟电路无法同时满足高精度、大动态范围的矛盾。     

定位技术中基于 FPGA 的 TDC 电路设计与实现

分析及对比了各种定位方法和时间间隔的测量方法,针对室内定位系统,采用了到达时间差法（TDOA）来定位。设计了一种基于FPGA 的延时链内插型时间数字转换（TDC）电路,采用Xilinx公司的Spartan‐6系列FPGA实现这一设计。整个T DC系统分为精细时间测量模块、逻辑控制模块、粗计数器模块以及数据显示模块。首先介绍了室内定位技术和TDC的研究现状,然后描述了TDC的系统框架和每个部分的原理与设计,重点讲述了精细时间测量模块的设计,最后给出了仿真结果和TDC系统的实测结果,时间间隔测量精度小于200 ps ,满足室内定位系统的需求。     

一种用于GFSK信号解调的自校准时间数字转换器

设计了一种用于解调GFSK信号的时间数字转换器(Time Digital Converter,TDC),该时间数字转换器主要由延时链、D触发器、延时校准电路等组成.TDC对中频信号进行采样,将信息从频率信号转换到二进制码.延时校准电路保证延时单元的延时准确.TDC采用TSMC 0.18μm CMOS工艺实现,版图面积为0.08mm2.仿真结果表明,TDC的最大微分非线性为0.07LSB,最大积分非线性为-0.17LSB,功耗0.9mW,最大抗频率失调范围为±350kHz.     

一种可用于引信延时设计的数字电位器

文章讨论了侵彻技术中发展可调延时引信技术的重要性 ,介绍了一种可向引信应用转化的数字电位器DS12 67的工作原理、基本特点及其在引信延时电路中的应用     

一种通用的时间数字转换器码密度校准信号产生方法及其实现

该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法,该方法基于相干采样理论,通过合理设置TDC主时钟和校准信号之间的频率差,结合输出信号保持电路,产生校准用的随机信号,在码密度校准过程中,随机信号均匀分布在TDC的延时路径上,实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7 现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC,利用该方法校准plain TDC的码宽(抽头延迟时间),研究校准了2抽头方式下的TDC的性能参数,时间分辨率(对应TDC的最低有效位,Least Significant Bit, LSB)为24.9 ps,微分非线性为(–0.84～3.1)LSB,积分非线性为(–5.0～2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现,多次测试考核结果表明,单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源,重复性、稳定性较好,实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。     

红外测距仪电路延时模拟检测研究

对红外测距仪进行性能检测时,需要高精度稳定可调的模拟距离测试值。光纤作为一种理想的距离模拟器件具有稳定性好、精度高等特点,但随着模拟距离的增加其存在体积质量大、便携性和灵活性差等缺点。为弥补光纤延时模拟检测方法的不足,研究了基于电路延时的模拟距离产生方法,设计了模拟回波生成电路和高精度模拟回波延时控制电路,分析了系统的固有延时及误差。采用高精度时间-数字转换器件对模拟检测电路进行了验证,模拟距离控制精度可达0.5 m,形成了对光纤延时模拟检测方法的有力补充。     

Multi-bit Sigma-Delta TDC Architecture with Improved Linearity

This paper describes the architecture and principles of operation of sigma-delta ( ΣΔ) time-to-digital converters (TDC) for high-speed I/O interface circuit test applications. In particular, we describe multi-bit ΣΔ TDC architectures; they offer good accuracy with short testing time. However, mismatches among delay cells in delay lines degrade their linearity. Here we propose two methods to improve the overall TDC linearity: a data-weighted-average (DWA) algorithm, and a self-calibration method that measures delay values using a ring oscillator circuit. Our Matlab simulation results demonstrate the effectiveness of these approaches.     

基于门延时的数字TDC电路设计

为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法.采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中.通过Verilog HDL语言对该设计进行了RTL级的描述,最后通过了时序仿真和FPGA验证.该设计方法与现有设计方法相比,使用较少的逻辑资源达到了大量程高精度的测量要求,计数结果正确稳定.     

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB。     

A low-power CMOS time-to-digital converter

A time-to-digital converter, TDC, with 780 ps lsb and 10-μs input range has been integrated in a 1.2-μm CMOS technology. The circuit is based on the interpolation time interval measurement principle and contains an amplitude regulated crystal oscillator, a counter, two pulse-shrinking delay lines, and a delay-locked loop for stabilization of the delay. The TDC is designed for a portable, low-power laser range-finding device. The supply voltage is 5±0.5 V, and the operating temperature range is -40 to +60°C. Single-shot accuracy is 3 ns and accuracy after averaging is ±120 ps with input time intervals 5-500 ns. In the total input range of 10 μs, the final accuracy after averaging is ±200 ps. Current consumption is 3 mA, and the chip size is 2.9 mm×2.5 mm     

利用TDC-GP21的高精度激光脉冲飞行时间测量技术

采用微小时间间距测量芯片TDC-GP21设计实现了高精度激光脉冲测距系统。详细论述了TDC-GP21的工作流程与外围电路,研究了光信号接收与放大电路,并对跨阻放大器理论进行了详细的理论论述与分析。同时,讨论了三角波定比延时脉冲时刻鉴别法,降低了系统对激光器回波信号幅度变化的要求。经实验测试获得了厘米量级的激光脉冲测距系统。系统结构简单,可实现程度高,精度高,功耗低,体积小,可以满足高精度距离测量需求。     

A high-resolution CMOS time-to-digital converter utilizing aVernier delay line

This paper describes a CMOS time-to-digital converter (TDC) integrated circuit utilizing tapped delay lines. A technique that allows the achievement of high resolution with low dead-time is presented, The technique is based on a Vernier delay line (VDL) used in conjunction with an asynchronous read-out circuitry. A delay-locked loop (DLL) is used to stabilize the resolution against process variations and ambient conditions. A test circuit fabricated in a standard 0.7-μm digital CMOS process is presented. The TDC contains 128 delay stages and achieves 30-ps resolution, stabilized by the DLL, with the accuracy exceeding ±1 LSB. Test results show that even higher resolutions can be achieved using the VDL method, and resolutions down to 5 ps are demonstrated to be obtainable     

单光子探测InGaAs雪崩焦平面像素级高分辨率低误码时间数字转换电路

单光子探测在量子信息、生物医学、激光雷达成像等领域具有重要应用前景,InGaAs盖革雪崩焦平面具有单光子探测灵敏度,通过计量光子飞行时间实现距离探测,时间数字转换精度决定整个探测系统的测距精度,是近年来单光子探测领域的研究热点。设计了一款64×64面阵型像素级高分辨低误码时间数字转换阵列电路（Time to Digital Converter, TDC）,采用局部共享型高中低三段式异步周期TDC结构。低段位TDC全阵列共享,基于压控延迟链（Voltage Control Delay Line, VCDL）分相时钟实现亚纳秒计时;中高段位每个像素独享,中段位采用分频计数器降低时钟频率,降低阵列整体功耗,高段位采用线性反馈移位寄存器实扩展计时量程并实现计时、数据存储、输出一体化。采用延迟采样方案显著降低了因段间计数时钟不匹配导致的数据锁存误码问题。采用0.18 μm CMOS工艺流片,实测250 MHz参考时钟频率下分辨率0.5 ns,积分非线性?0.4~0.6 LSB,微分非线性?0.4~0.4 LSB,TDC转换单调,有效量程位数13位,20 kHz帧频功耗380.5 mW。