非线性模拟电路可测试性度量研究

模拟电路的可测试性度量是指导其进行可测试性设计的基础,针对目前非线性模拟电路可测试性分析过程复杂,无法量化的问题,在深入研究模拟电路可测试性度量和非线性模拟电路特性的基础上,利用分段线性方法将非线性模拟电路近似等效为线性模拟电路,并给出了非线性模拟电路可测试性度量的计算方法,极大拓宽了可测试性度量的应用范围;最后通过实例详细讲解了计算过程,并利用模拟电路可测试性度量的定义验证了该结果的有效性,该方法计算量小,不受容差影响,对非线性模拟电路可测试性研究具有一定的指导意义。     

采用独立复位信号的同步时序电路可测试性设计

针对同步时序电路提出一种结合了插入可观测点的部分复位方法,该方法是基于迭代计算的电路状态信息和冲突分析测度而提出的．根据基于电路状态信息的测度和冲突分析所选择出来的部分复位触发器,可以割断电路中的关键回路,使得电路容易被初始化．同时减少在时序ATPG中的潜在冲突．以前的部分复位方法中,部分复位的触发器不能由独立的复位信号所控制,这也是不能彻底改善可测试性的一个重要原因．当部分复位触发器可以由独立的复位信号所控制时,电路的可测试性会显著提高．该文提出了一种新的可测试性结构来设计部分复位触发器,该方法同时减小了在管脚、延时和面积的开销。     

数字电路功能级上的可测试性设计

集成电路规模的增加,使电路的可测试性成了设计阶段必须考虑的问题,这就需要预先确定电路中各部份的测试性能。本文用概率的观点分析了电路功能(模块)级上的可测试性,提出了可控、可观谱的概念,并导出一套新的模块级上的可控、可观测度的计算方法,从而使大规模电路的可测试性设计成为可能。     

一种金融双界面卡可测试性设计研究

由于安全性好,存储容量大等方面的优点,金融IC卡代替传统的磁条卡已经成为一种必然趋势;由于电路的复杂性,在金融卡的设计过程中必需注意可测试性设计;文章对一种金融双界面卡进行可测试性设计,主要关注嵌入式存储器、振荡器电路和非接触模拟前端电路的可测试性设计,在进行理论分析的基础上提出测试结构,并对电路进行设计;最终基于V777系统对流片以后的金融双界面卡进行测试,测试结果表明本设计具有很好的功能。     

基于异步电路技术改进三模冗余结构

在借鉴异步电路技术的基础上,对传统三模冗余(TMR)结构进行了改进,提出了基于异步C单元的双模冗余(DMR)结构和基于DCTREG的时空三模冗余(TSTMR-D)结构. DMR结构每位只需两个冗余单元,并采用异步C单元对冗余单元的输出进行同步. TSTMR-D结构采用解同步电路中显式分离主从锁存器的结构,可以广泛用于各种流水线.在SMIC 0.35μm工艺下分别以DMR,TMR和TSTMR-D结构实现了3个容错8051内核.错误注入实验结果表明,与TMR结构相比,DMR结构可以减小芯片面积,提高芯片性能,同时具有容时序逻辑SEU的特性. TSTMR-D结构在恰当的面积和延迟开销下,可以对各种类型的电路结构进行全面的SEU和SET防护.     

可测试性设计中的优化问题及求解算法

近２０年来,为了解决结构日益复杂ＶＬＳＩ电路的测试问题,可测试性设计得到了迅速发展。在可测试性设计中,如何针对不同的对象及测试需求进行优化设计,以尽可以降低总体设计代价,是一个非常重要且亟待解决的问题。文章应用图论对可测试性设计中的两种典型优化问题进行了数学描述,并构造了相应的可行求解算法。     

可测试性设计中的优化问题及求解算法

近20年来,为了解决结构日益复杂的VLSI电路的测试问题,可测试性设计技术得到了迅速发展.在可测试性设计中,如何针对不同的对象及测试需求进行优化设计,以尽可能降低总体设计代价,是一个非常重要且亟待解决的问题.文章应用图论对可测试性设计中的两种典型优化问题进行了数学描述,并构造了相应的可行求解算法.     

规则库冗余性控制策略的研究

冗余性控制是研究知识库组织、管理和维护中的一个问题．本文通过对智能型机译系统中规则知识表示方法的分析，提出了将冗余规则划分为显式冗余规则和隐式冗余规则分别予以处理的思想，给出了显式冗余规则的判别算法和部分隐式冗余规则的检测标准，并提出了控制机译系统规则库冗余性的基本原则.     

软构件的可测试性研究

构件的可测试性是决定构件质量的关键因素,若能在构件设计阶段就考虑构件的可测试性问题,改善和提高构件的可测试性,那么构件质量就能得到很好的保障,进而减少系统开发时的测试成本。文中针对这个问题,讨论了影响构件可测试性的几个因素,分析了构件测试中存在的问题和构件测试要达到的目标,提出一种构造可测试性构件的通用体系结构,即在原有构件的基础上增加测试工具,把可测试性构件当作对包含嵌入式测试和跟踪工具的扩展单元。     

软构件的可测试性研究

构件的可测试性是决定构件质量的关键因素，若能在构件设计阶段就考虑构件的可测试性问题，改善和提高构件的可测试性，那么构件质量就能得到很好的保障，进而减少系统开发时的测试成本。文中针对这个问题，讨论了影响构件可测试性的几个因素，分析了构件测试中存在的问题和构件测试要达到的目标，提出一种构造可测试性构件的通用体系结构，即在原有构件的基础上增加测试工具，把可测试性构件当作对包含嵌入式测试和跟踪工具的扩展单元。     

Gate-delay-fault testability properties of multiplexor-based networks

We investigate the gate-delay-fault testability properties of multilevel, multiplexor-based logic circuits. Based on this investigation, we describe a procedure for synthesizing gate-delay-fault testable multilevel circuits. The procedure involves the construction of a multilevel circuit from a general, unordered Binary Decision Diagram (BDD) by replacing vertices of the BDD with multiplexors. The procedure relies on the following result derived in this article: If the multilevel circuit constructed from the BDD is initially fully single stuck-at fault testable, or made fully single stuck-at fault testable by redundancy removal, then it is completely robustly gate-delay-fault testable. Once the initial gate-delay-fault testable circuit has been obtained, constrained algebraic factorization is used to improve the area and performance characteristics without compromising testability. Unlike previous techniques for synthesizing robustly gate-delay-fault testable circuits, this procedure can be used to synthesize fully testable circuits directly from nonflattenable, logic-level implementations.     

An improved register–transfer level functional partitioning approach for testability

This paper presents an improved register–transfer level functional partitioning approach for testability. Based on an earlier work (X. Gu, K. Kuchcinski, Z. Peng, An efficient and economic partitioning approach for testability, in Proceedings of International Test Conference, Washington DC, 1995.), the proposed method identifies the hard-to-test points initially based on data path testability and control state reachability. These points will be made directly accessible by DFT techniques. Then the actual partitioning procedure is performed by a quantitative clustering algorithm which clusters directly interconnected components based on a new global testability of data path and global state reachability of control part. After each clustering step, we use a new estimation method which is based partially on explicit re-calculation and partially on gradient techniques for incremental testability and state reachability analysis to update the test property of the circuit. This process will be iterated until the design is partitioned into several disjoint sub-circuits and each of them can be tested independently. The control part is then modified to control the circuit in normal and test mode accordingly. Therefore, test quality is improved by independent test generation and application for every partition and by combining the effect of data path with control part. Experimental results show the advantages of the proposed algorithm compared to other conventional approaches.     

Calculation of probabilistic testability measures for digital circuits with Structurally Synthesized BDDs

A method is proposed for probabilistic testability analysis of digital circuits focusing on calculating the probabilistic controllability measures in terms of signal probabilities with the goal of assessment of pseudorandom test quality in digital circuits. The structure of the circuit is modeled as a macro-level network, where macros denote Fan-out-Free Regions (FFRs) of the circuit, which are represented as Structurally Synthesized BDDs (SSBDDs). SSBDD based representation allows signal probability calculation with higher speed and accuracy than using gate-level calculation approach. The proposed method is based on tracing true paths in SSBDDs, which avoids errors caused by signals' correlation and possible redundancy in the circuit, that is not possible in gate-by-gate probability calculation. A method is proposed for proving redundancy of faults, which is an extension of the same idea of SSBDD path tracing used for probability calculation. Experimental results show higher accuracy and considerable speed-up of probabilistic analysis using the proposed new macro-level approach, compared to gate-level calculation.     

一种非线性模拟电路的可测性判定方法

针对支路诊断法分析了电路的可测拓扑结构和可测拓扑条件,提出了可测性分析和可测性设计方法.在可测性设计过程中,通过适当地改变拓扑结构与可及节点的个数和位置,对电路中单故障和多故障的可测性予以判定.最后将该方法运用于非线性模拟电路的可测性问题分析.实验结果验证了该方法的有效性.     

符号分析法在模拟电路可测度计算中的应用

为消除模拟电路可测度计算的符号法在应用中的限制条件,提出一种可测度计算的方法。该方法在故障诊断方程分母多项式的最高项系数不等于1的情况下,通过诊断方程的等价变换计算电路可测度,可以处理任意形式的诊断方程,同时避免计算误差的引入。实例电路分析与工程应用结果表明,该方法具有计算简单、结果准确的优点,适用于模拟电路的自动测试和故障诊断。     

基于混合诊断的测试性建模与分析

随着电子设备测试性设计技术的广泛应用,测试性建模与分析技术日益受到设计与分析人员的关注;为了实现对复杂电子装备测试性设计与分析,介绍了基于混合诊断建模的装备测试性设计与分析方法,并以典型的测量运算放大电路为例,借助Detex公司的eXpress软件平台,运用基于混合诊断模型的建模分析技术进行分析,并对设计指标进行了评价;结果表明,混合诊断测试性建模方法在复杂电子设备测试性设计与分析应用中是可行、有效的。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

一种兼顾可测性和互连造价的资源分配算法

提出了一种基于加权相容图的资源分配算法——WCGRAA,给出了一个与可测性和互连造价相关的权值公式,并运用一种改进的加权团划分算法对加权相容图进行处理,从而实现了在资源分配过程中兼顾电路可测性和互连造价的可能。实验结果表明该文所提出的资源分配算法对电路的可测性和互连造价两方面都有所改善。