基于锁相环的可编程ASK调制信号源设计

文章针对电磁辐射调制信号识别所需数据采集问题,提出基于锁相环的可编程幅移键控（Amplitude Shift Keying,ASK）调制信号源生成方法。使用锁相环结合单片机STM32设计一个载波可调、码元可变、信号源稳定的ASK调制信号源。采用稳定性高、功耗低的锁相环LMX2572产生频率范围12.5 MHz～3 GHz的正弦波,并使用STM32F103C8T6微处理器控制基带信号对锁相环生成的正弦波进行数字调制,实现ASK调制信号产生功能。实验结果表明,设计的ASK调制信号源实现了频率可变、码元可变、功率可变和可编程控制功能,解决了实时便捷数据采集的问题。所提方法生成的ASK调制信号可用于电磁辐射调制信号类型检测的验证。     

DDS在捷变频率合成中的分析与应用

捷变频率合成是雷达、通信、电子对抗等领域中极为重娄的技术。DDS具有频率转换时间短、频率分辨率高等优点,适用于捷变频率合成。文章介绍了捷变频率合成的基本方法及各自的优缺点。讨论了直接数字频率合成的特性及在捷变频率合成中的应用。并举例说明了一种应用DDS合成某型号射频信号源300MHz频率覆盖的捷变中频载波信号的性能分析及方案设计。     

同时极化捷变频多载波调相雷达技术研究

利用多载波余码相位调制(MCPC)雷达信号实现同时极化探测,并通过频率捷变技术可提高MCPC雷达信号的距离分辨率。文中综合同时极化、频率捷变和MCPC雷达探测技术提出了同时极化频率捷变MCPC雷达系统结构,分析了工作原理,设计了同时极化频率捷变MCPC雷达探测波形,并对波形的信号峰值旁瓣比、信号间的独立性、距离分辨率和抗有源干扰能力做了分析和仿真说明。研究表明,同时极化频率捷变MCPC雷达信号能很好地实现同时极化探测,同时提高了原MCPC雷达信号距离分辨率,其抗有源干扰能力随着同时极化数和频率捷变脉冲数的增加而加强。     

基于FPGA的高速定点FFT处理器的设计

为了用硬件实现信号从时域向频域的转换,用Xilinx公司推出的Virtex-Ⅱ系列FPGA实现了512点的FFT处理器。为达到系统高速实时处理要求,在FFT处理器中利用流水线结构和并行技术,采用基-4蝶形算法与基-2蝶形算法相结合的方法,及高效复数乘法器和双端口RAM存储结构,提高了处理速度。在外部时钟为100 MHz时,处理时间为18.3μs,满足了系统设计要求。     

基于位并行DA结构的高速FIR滤波器

针对目前利用FPGA实现基于分布式算法(DA)FIR滤波器的不足,以及为了实现高速FIR滤波器,提出了一种位并行分布式算法结构的解决方案。采用位并行分布式算法和流水线式并行加法器树,在Xilinx Virtex5系列FPGA上实现了高速FIR滤波器。该滤波器工程经ISE 12.3综合、布局布线后,利用Modelsim SE 6.5和Matlab联合仿真。仿真结果表明,该设计可以提高滤波器处理速度,32阶的滤波器最高时钟频率可达到399.624 MHz。对滤波器进行进一步优化,节约了硬件资源占用。     

基于DDS的低杂散捷变频合成器设计

为了对抗有源干扰,雷达系统要求频率合成器具有频率捷变功能;同时要求其杂散抑制越高越好,特别是在输出信号带宽较宽的情况下更是如此。受体积和成本的限制,目前的捷变频频率合成器广泛采用基于直接数字合成（DDS）技术的变频方法。本文基于低杂散,对采用DDS的捷变频频率合成器技术进行了研究,并介绍一种采用时钟频率高达3．2GHz的新型DDS集成电路的低杂散捷变频频率合成器的设计与实现方法,设计得到的捷变频频率合成器带宽为250MHz,其杂散抑制指标可满足全频段优于-65dBc。     

一种高速直接数字频率合成器及其FPGA实现

介绍了一种用于QAM调制和解调的直接数字频率合成器,该电路同时输出10位正弦和余弦两种波形,系统时钟频率为50MHz,信号的谐波小于－72dB。输出信号的范围为DC到25MHz,信号频率步长为0．0116Hz,相应的转换速度为20ns,建立时间延迟为4个时种。直接数字合成器（DDFS）采用一种有效查找表的方式生成正弦函数,为了降低ROM的大小,采用了1／8正弦波形函数压缩算法。直接数字频率合成器的数字部分由Xilinx FPGA实现,最后通过数模转换器输出。     

FPGA设计中的跨时钟域问题

随着FPGA设计中的时钟频率越来越高,时钟方案越来越复杂,跨时钟域问题变成了设计和验证中的关键点。为了解决跨时钟域问题对FPGA设计造成功能错误,对跨时钟域信号采用两级寄存器或多级寄存器同步、握手协议和异步FIFO等同步方法;同时还提出了不检查时序、修改SDF文件和添加约束文件三种仿真中的技术,解决了跨时钟域产生的亚稳态现象对FPGA仿真验证造成的影响。     

一种正弦信号发生器的设计

设计一个以单片机和FPGA为核心,基于DDS AD9851的正弦信号发生器,能在100 Hz-15 MHz频率范围可调.通过AGC、幅度控制、调制电路、功率放大等模块实现AM、FM、ASK、FSK、PSK多种调制功能.同时FPGA实现直接频率合成技术,产生基波信号,控制AD9851产生载波信号.用户通过按键选择系统输出调制方式,操作简单.     

一种正弦信号发生器的设计

设计一个以单片机和FPGA为核心,基于DDSAD9851的正弦信号发生器,能在100Hz-15MHz频率范围可调。通过AGC、幅度控制、调制电路、功率放大等模块实现AM、FM、ASK、FSK、PSK多种调制功能。同时FPGA实现直接频率合成技术,产生基波信号,控制AD9851产生载波信号。用户通过按键选择系统输出调制方式,操作简单。     

基于并行FIR滤波器结构的数字下变频

对宽带信号进行并行处理,可同时满足低功耗和实时性的要求,已成为目前宽带信号处理的研究热点。本文提出了一种可在FPGA中实现的并行快速FIR滤波器设计方法。该方法通过应用并行多相处理技术中的一种新型分布式处理算法,在滤波器结构上实现了多级级联的形式,增强了中频处理的灵活性和通用性,节省了硬件开销。仿真结果表明,该算法很好的解决了原始低通滤波器速度跟不上A/D采样率的问题,把采样率提高到了320MHz以上。同时该方法应用软件实现并行信号处理,避免了使用DDC专用芯片,具有较强的通用性,可以很好的移植到其他CPLD中。     

宽带分数延时滤波器的优化设计及FPGA实现

提出了一种可变分数延时宽带数字滤波器的优化设计方法,该方法首先采用内插的方法提高采样率,降低信号的归一化带,再采用Farrow结构来实现分数延时,通过抽取,恢复信号的初始采样率.其实现形式采用基于多相滤波的级联结构,使得内插和抽取相互抵消,降低滤波器的阶数,提高运算效率.采用基于FPGA的并行分布式算法,设计利用了器件的结构特点以及与器件特性独立的2种方法,在时域实现了高速、高阶的宽带分数延时滤波器,并在Altera Stratix FPGA上进行了仿真验证,最高工作频率分别为184 MHz和119 MHz.     

5G 功放DPD 的FPGA 宽带实现及自动优化

5G 宽带功放数字预失真器(DPD)的FPGA 实现过程中,常遇到数字处理带宽不够和资源有限问题,对 此,文中提出一种基于双路并行数据流的数字预失真带宽扩展方法和基于Zynq Ultrascale+ MPSoC 的自动化模型优化 验证方法,可快速实现对5G 宽带功放线性化方案的优化。使用该并行处理结构的数字预失真器,克服了数字电路最 大时钟频率造成的对FPGA 线性化带宽的限制,使得数字预失真电路在每个时钟周期内可以处理更多的数据,不仅有 效地增加了数字处理带宽,而且降低了DPD 的功耗。然而,这种带宽增加以消耗更多硬件资源为代价,对此,文中同时 提出了对预失真非线性模型的在线自动优化方法,以简化非线性模型、降低DPD 的硬件资源开销。最后,在Zynq Ultrascale+ FPGA 实验平台上实现了具有两路并行数据处理的I-MSA 自优化数字预失真电路,采用100 MHz 的5G 新无 线电(NR)信号在2. 6 GHz 功率放大器上进行线性化实验验证,获得了满意的预失真性能,验证了所提方法的有效性。     

调频遥测信号载波频率的精确估计

传统调频遥测信号载波频率估计算法对输入信号降采样后直接进行快速傅里叶变换，实现方法虽然简单，但测量精度较差，无法适应高动态、低信噪比等复杂场景。为此，提出了一种调频遥测信号载波频率的精确估计算法。两并联补偿支路先分别采用正、负调频频率对输入信号进行频率预先补偿，低通滤波后完成降采样处理，削弱调频频率的频谱影响；频率搜索状态对采样数据进行载波多普勒变化率的频率补偿，经过快速傅里叶变换、非相干积分和频谱重心搜索完成频率解算，提高载波频率的检测性能。试验与分析表明，所提算法在高动态、低信噪比等复杂场景下可显著提高调频遥测信号载波频率的估测性能。     

可实现快速锁定的FPGA片内延时锁相环设计

延时锁相环（DLL）是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0．25μm工艺下,设计完成OSDLL测试芯片,其工作频率在20-200MHz,锁定时间相比传统架构有大幅降低。     

一种基于FPGA的高性能FFT处理器设计

FFT算法是高速实时信号处理的关键算法之一,在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-IIPro系列FPGA,设计一种级联结构的1024点FFT处理器,采用基-4并行蝶算单元,能并行处理四路输入数据,极大地提高了FFT的处理速度。在系统时钟为100MHz时,完成1024点复数FFT运算仅需要2.56μs。     

Multi-band microwave photonic satellite repeater scheme employing intensity Mach-Zehnder modulators

To solve the satellite repeater's flexible and wideband frequency conversion problem, we propose a novel microwave photonic repeater system, which can convert the upload signal's carrier to six different frequencies. The scheme employs one 20 GHz bandwidth dual-drive Mach-Zehnder modulator (MZM) and two 10 GHz bandwidth MZMs. The basic principle of this scheme is filtering out two optical sidebands after the optical carrier suppression (OCS) modulation and combining two sidebands modulated by the input radio frequency (RF) signal. This structure can realize simultaneous multi-band frequency conversion with only one frequency-fixed microwave source and prevent generating harmful interference sidebands by using two corresponding optical filters after optical modulation. In the simulation, one C-band signal of 6 GHz carrier can be successfully converted to 12 GHz (Ku-band), 28 GHz, 34 GHz, 40 GHz, 46 GHz (Ka-band) and 52 GHz (V-band), which can be an attractive method to realize multi-band microwave photonic satellite repeater. Alternatively, the scheme can be configured to generate multi-band local oscillators (LOs) for widely satellite onboard clock distribution when the input RF signal is replaced by the internal clock source.     

一种频率自适应欠采样电路的设计及FPGA实现

针对数字式锁相环前端A/D单元中,采样时钟在锁相环锁定前存在动态变化的问题,利用16位ADC器件AD7626的特点设计了一种基于FPGA的频率自适应欠采样电路,提出了频率自适应的时序控制策略,解决了FPGA时序控制驱动程序对输入采样信号频率变化的自适应问题。动态欠采样频率下对时基信号进行采样的实验测试结果表明,采集信号频率与理论一致,设计采样电路具有频率自适应特性。     

高性能小数频率合成器的研究与设计

小数频率合成技术是实现高分辨率低噪声频率合成器的重要技术手段之一。在分析研究小数频率合成的基本原理及其杂散抑制技术方法上,基于通用灵活的设计思想,采用FPGA集成技术设计了一种基于-Δ调制技术的高性能小数分频器,利用该分频器实现的频率合成器,频率范围800~1 200 MHz,频率分辨率达到nHz量级,偏离主频10 kHz处单边带相位噪声优于-105 dBc/Hz,应用于某高纯微波合成信号发生器中,获得了令人满意的效果。     

一种基于CORDIC算法的高速高精度数字鉴相器

提出了一种基于CORDIC算法的高速、高精度数字鉴相器。该数字鉴相器根据正交解调原理测相,采用高速全流水线结构在FPGA上实现,利用CORDIC算法实现了数字下变频(DDC)和相角的计算。本方法不需要正交本振信号与参考信号严格同步,并且允许输入信号的频率与DDC的NCO频率存在一定频偏,便于工程实现。经时序仿真验证,系统工作时钟可达100 MHz,在30 dB的信噪比条件下,测相误差小于0.004 rad,样本标准差小于0.03 rad。