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针对目前存在的缩1码模2~n+1加法器的优缺点,设计出一个有效的基于进位选择的缩1码模2~n+1加法器。在模加法器的进位计算中,采用进位选择计算代替传统的进位计算,进位计算前缀运算量明显减少。分析和实验结果表明,对于比较大的n值,进位选择缩1码模2~n+1加法器在保持较高运算速度的前提下,有效地提高了集成度。 相似文献
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对高性能乘加单元的设计原理与方法进行了研究,采用改进的Booth算法设计乘法器,提出了一种新的实现这种算法的内部电路逻辑结构。采用这种结构设计MAC单元,大大提高了MAC单元的速度和性能。 相似文献
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现有的忆阻算术逻辑多采用单个忆阻器作为存储单元,在忆阻交叉阵列中易受到漏电流以及设计逻辑电路时逻辑综合复杂度高的影响,导致当前乘法器设计中串行化加法操作的延时和面积开销增加。互补电阻开关具有可重构逻辑电路的运算速度和抑制忆阻交叉阵列中漏电流的性能,是实现忆阻算术逻辑的关键器件。提出一种弱进位依赖的忆阻乘法器。为提升忆阻器的逻辑性能,基于互补电阻开关电路结构,设计两种加法器的优化方案,简化操作步骤。在此基础上,通过改进传统的乘法实现方式,并对进位数据进行拆解,降低运算过程中进位数据之间的依赖性,实现并行化的加法运算。将设计的乘法器映射到混合CMOS/crossbar结构中,乘法计算性能得到大幅提高。在Spice仿真环境下验证所提乘法器的可行性。仿真实验结果表明,与现有的乘法器相比,所提乘法器的延时开销从O(n2)降低为线性级别,同时面积开销降低约70%。 相似文献
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数字乘法器是目前数字信号处理中运用最广泛的执行部件之一,本文设计了三种基于FPGA的数字乘法器.分别是移位相加乘法器、加法器树乘法器和移位相加-加法器树混合乘法器。通过对三种方案的仿真综合以及速度和面积的比较指出了混合乘法器是其中最佳的设计方案。 相似文献
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数字乘法器是目前数字信号处理中运用最广泛的执行部件之一,本文设计了三种基于FPGA的数字乘法器,分别是移位相加乘法器、加法器树乘法器和移位相加—加法器树混合乘法器。通过对三种方案的仿真综合以及速度和面积的比较指出了混合乘法器是其中最佳的设计方案。 相似文献
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一种32位异步乘法器的研究与实现 总被引:6,自引:0,他引:6
提出基于宏单元(macrocell)的异步电路设计流程,由于在流程中尽量与现有的同步电路设计EDA工具兼容,降低了技术难度,提高了开发效率.基于该流程实现了0.35μm工艺条件下的32位异步乘法器.经过与相同工艺条件下,具有相同数据通路结构的同步乘法器比较,异步乘法器的性能与同步乘法器相当,而且面积更小、功耗更低. 相似文献
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RSA快速硬件实现研究 总被引:6,自引:0,他引:6
RSA加脱密可归结为对 memod N的运算 ,这种大数模幂乘运算可以用字长为 w( 2 w N)的乘法器以迭代的方式来实现 ,对于给定字长的乘法器 ,提高其吞吐速度的有效措施之一是采用流水线技术 .用传统的平行四边形乘法器实现大数模幂乘 ,存在两次迭代之间的数据相关问题 .降低数据相关所引起的时耗代价 ,对于提高时钟频率 ,从而提高乘法器的速度至关重要 .根据矩形乘法器原理设计的 RSA专用部件较好地解决了这一问题 ,HDL 模型的仿真验证了所做设计的正确性 . 相似文献
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浮点开方运算单元的电路设计 总被引:2,自引:0,他引:2
文章提出了一种基于逐位循环开方算法,"四位一开方"的浮点开方运算单元的电路设计方案,使限制周期时间的循环迭代部分的门级数降低到14级。按14级门延时为周期时间计算,完成一个IEEE单、双精度浮点数的开方运算分别需要15和29周期。同时,文章对目前开方运算所采用的两类主要的算法-逐位循环开方算法和牛顿-莱福森迭代开方算法进行了描述,其中包括数的冗余表示等内容。 相似文献
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文章给出了矩形乘法器的另一个结构设计,该设计在计算速度上优于文献[1]的方案而劣于文献[2]的方案,在流水线分级方面则比文献[2]的方案有灵活性。这一实现把大整数乘的数据相关之时间代价降为1个二选一选通器加上3位加法器所需的时间,即把乘法器流水线的节拍时间值降到了该值,从而大大提高了用流水线实现大整数乘的效率。在某些应用中,用矩形乘法器来实现平行四边形乘法器的功能,则可大大降低规模。 相似文献
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文章在Montgomery算法的基础上作了一些改进使之适合于硬件实现,并将修改后的Montgomery算法用于计算一种类Blum-Micali伪随机数发生器的计算,从而在很大程度上提高了该发生器的速度。该伪随机数发生器的安全性是基于离散对数的难题,如果素数q的位数很高(如512-bit),则伪随机数发生器是很安全的。 相似文献
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The adders are the vital arithmetic operation for any arithmetic operations like multiplication, subtraction, and division. Binary number additions are performed by the digital circuit known as the adder. In VLSI (Very Large Scale Integration), the full adder is a basic component as it plays a major role in designing the integrated circuits applications. To minimize the power, various adder designs are implemented and each implemented designs undergo defined drawbacks. The designed adder requires high power when the driving capability is perfect and requires low power when the delay occurred is more. To overcome such issues and to obtain better performance, a novel parallel adder is proposed. The design of adder is initiated with 1 bit and has been extended up to 32 bits so as verify its scalability. This proposed novel parallel adder is attained from the carry look-ahead adder. The merits of this suggested adder are better speed, power consumption and delay, and the capability in driving. Thus designed adders are verified for different supply, delay, power, leakage and its performance is found to be superior to competitive Manchester Carry Chain Adder (MCCA), Carry Look Ahead Adder (CLAA), Carry Select Adder (CSLA), Carry Select Adder (CSA) and other adders. 相似文献
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刘珑龙 《计算机工程与应用》2001,37(17):93-94
文章论述的是在一种主动式激光差频扫描机器人三维视觉系统中,用人工神经网络对其系统空间扫描点三维坐标值进行大规模并行计算以便达到实时机器视觉,并论述了用模拟VLSI技术实现训练后神经网络芯片的可行性及意义。 相似文献
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基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.对8位、16位、32位行波、超前进位加法器的实验结果表明,该自测试能实现单、双固定型故障的完全测试,其单、双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且不会降低电路的原有性能,其测试时间与加法器长度无关. 相似文献
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缓冲是实时多媒体同步策略中的重要的方法。该文讨论了一种在实时多媒体应用中使用的动态缓冲方法,在此基础上建立一个用于分析在网络延迟具有概率分布的情况下数学模型,并制定动态同步策略。 相似文献