基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

用于PDP扫描驱动的双高压p-LDMOS及其兼容工艺

报道了基于硅外延BCD工艺的高栅源、高漏源电压的功率pMOS的设计.采用1μm厚的场氧化层作为栅氧介质及RESURF原理优化的漏极漂移区,器件面积为80μm×80μm,工艺上简化为18次光刻,兼容标准CMOS、双极管和高压VDMOS.测试管耐压超过200V,集成于64路170V PDP扫描驱动芯片,通过了上机测试.     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

短沟道铝栅CMOS器件及工艺研究

利用计算机模拟软件Tsuprem4、Medici以及流片实验开发了短沟道铝栅CM0S器件及其工艺流程.对铝栅1.5μm短沟道CMOS工艺进行器件结构、工艺和电气性能等参数的进行了大量的模拟和流片实验,最后在提出的工艺平台上成功流水了1.5μm铝栅CMOS流片测试的阈值电压为士O.6V,击穿达到11V,各项指标参数的模拟与实际测试误差在5%以内,器件的各项指标达到了量产的要求.     

600 V高低压兼容BCD工艺及驱动电路设计

基于高压功率集成电路的关键参数性能要求和现有工艺条件,在国内3μmCMOS工艺基础上,开发出8～9μm薄外延上的600VLDMOS器件及高低压兼容BCD工艺,并设计出几款600V高压半桥栅驱动电路。该工艺在标准3μm工艺基础上增加N埋层、P埋层及P-top层,P埋层和P阱对通隔离,形成各自独立的N-外延岛。实验测试结果表明:LDMOS管耐压达680V以上,低压NMOS、PMOS及NPN器件绝对耐压达36V以上,稳压二极管稳压值为5.3V。按该工艺进行设计流片的电路整体参数性能满足应用要求,浮动偏置电压达780V以上。     

用于PDP扫描驱动的双高压p-LDMOS及其兼容工艺

报道了基于硅外延BCD工艺的高栅源、高漏源电压的功率pMOS的设计.采用1μm厚的场氧化层作为栅氧介质及RESURF原理优化的漏极漂移区,器件面积为80μm×80μm,工艺上简化为18次光刻,兼容标准CMOS、双极管和高压VDMOS. 测试管耐压超过200V,集成于64路170V PDP扫描驱动芯片,通过了上机测试.     

100V高压CMOS工艺关键技术的研究

提出了一种新的双栅氧(dual gate oxide,DGO)工艺,有效提高了薄栅氧器件与厚栅氧器件的工艺兼容性,同时提高了高低压器件性能的稳定性.在中国科学院微电子研究所0.8μm n阱标准CMOS工艺基础上设计出高低压兼容的100V高压工艺流程,并流片成功.实验结果表明,高压n管和高压p管的关态击穿电压分别为168和-158V,可以在100V高压下安全工作.     

ADI推出iCMOS制造工艺

日前一种全新的0.6μm iCMOS工艺为工业领域的IC电路设计提供了又一可选方案，它将高压半导体工艺与亚微米CMOS、互补双极性工艺结合，可以承受30V电压，可选的漏极扩展允许工作电压为50V。iCMOS工艺的主要特点是能使单元电路与底层之间或单元电路与单元电路之间完全隔离。这意味着通过对同一芯片施加多种电源电压，一颗单芯片能实现5V电压CMOS电路和16V、24V或30V高电压的CMOS电路混合和匹配。     

高兼容CMOS工艺嵌入EEPROM技术

电可擦除只读存储器是非易失性存储器。文章介绍了高兼容常规CMOS工艺的一种嵌入式电可擦除只读存储器设计与工艺技术,对电可擦除只读存储器单元、高压MOS器件的结构与技术进行了研究。研究结果表明,我们设计的0．8μm电可擦除只读存储器单元Vpp电压在13V～15V之间能够正常工作,擦写时间小于500μs,读出电流大于160μA／μm;在普通CMOS工艺基础上增加了BN＋埋层、隧道窗口工艺,成功应用于含嵌入电可擦除只读存储器的可编程电路的设计与制造。     

高压0.18 μm先进工艺技术

1、简介项目名称:高压0.18μm先进工艺技术,该项目产品属于30V高工作电压的关键尺寸为0.18μm的逻辑器件。在8英寸硅片上经过32层光刻版制作完成的该产品集成了10余种晶体管,可广泛应用于手机、电脑、PDA、电视等液晶显示器的驱动器件。     

ASIC线宽降至0.35μm

美国和亚洲的制造厂商在研制专用集成电路(ASIC)的过程中现已采用亚微米技术。虽然有些厂商已开始采用0.25μm技术,但大多数ASIC产品都是采用0.5μm～0.35μm的CMOS工艺制造的。门数一般为50万门～100万门。日本有一家厂商宣称,它已开发出一个0.35μm系列款式的产品,其速度高达80ps,     

应用于VLSI的PSSWS-LDD MOSFET优化工艺研究

提出实现VLSI的PSSWS(Poly Silicon Side Wall Spacer)—LDD(Lightly DopedDrain)结构,研究了它的形成工艺,获得多晶侧壁形成的优化工艺条件,制作出亚微米有效沟道长度的LDD NMOSFET。在器件性能研究和计算机模拟的基础上,得到PSSWS—LDDMOSFET的优化工艺实现条件;此条件下实现的有效沟道长为0.8μm的PSSWS—LDDNMOSFET,源漏击穿电压达20V,常规器件的小于16V;衬底电流较常规器件的减小约二个数量级。利用此优化条件,研制出高性能的1μm沟道长度的CMOS CD4007电路,2μm沟道长的21级CMOS环振,LSI CMOS 2.5μm沟道长度的门阵列电路GA 300 5SD。结果表明:PSSWS—LDD MOSFET性能衰退小,速度快,可靠性高,适用于VLSI的制造。     

3.75GHz0.35μmCMOS1：4静态分频器集成电路设计

给出了一个利用0.35μm CMOS工艺实现的1：4静态分频器设计方法。该分频器采用源极耦合场效应管理逻辑电路,基本结构与T触发器相同。测试结果表明,当电源电压为3.3V、输入信号峰峰值为0.5V时,芯片可以工作在3.75GHz,功耗为78mW。     

兼容标准CMOS工艺的高压器件设计与模拟

在Synopsys TCAD软件环境下,模拟实现了与0.5μm标准CMOS工艺兼容的高压CMOS器件,其中NMOS耐压达到108V,PMOS耐压达到-69V.在标准CMOS工艺的基础上添加三块掩膜版和五次离子注入即可完成高压CMOS器件,从而实现高、低压CMOS器件的集成.此高压兼容工艺适用于制作带高压接口的复杂信号处理电路.     

一种高速高精度AB类全差分运算放大器的设计

通过对传统两级单端运放结构的改进,设计了一种AB类输入和输出的全差分运放,在不损失增益的前提下提高了带宽和压摆率。本运放基于JAZZ 0.18μm CMOS工艺进行设计,为了保证设计的鲁棒性,仿真覆盖了全工艺角,结果表明,在3.3 V 10%的电源电压、5 p F的大负载电容、-40～125℃温度条件下,此运放的直流开环增益大于80 d B,单位增益带宽大于170.74 MHz,转换速率大于150 V/μm,静态电流最大为5.8 m A。此运放的版图面积很小,仅为0.017 mm2,通过寄生参数的提取进行了后仿真,其结果和前仿真结果拟合得很好。     

特高压电容器用电极箔腐蚀工艺的研究

通过对特高压(Vfe=950V)电容器用电极箔微观形貌的理论计算,采用一次腐蚀控制孔密度和孔长度参数,二次腐蚀控制相应的孔径。研究了700～1100V特高压电极箔的两次电化学腐蚀工艺。使Vfe为950V的特高压电容器用电极箔的参数指标得到了优化:孔密度为0.116个/μm2,孔径为2.02μm,比容达到0.210×10–6F/cm2。     

丝网印刷碳纳米管薄膜的电子发射

将碳纳米管(CNT)浆料印刷在不锈钢衬底上,进行了特殊的热烧结和后处理工艺处理.经过特殊热烧结和后处理工艺处理后的试样,在外加电场后,电子发射的开启电场从2.50 V/μm降低到1.40 V/μm.外加电场为3.30 V/μm时场发射电流从8.50 μA/cm<'2>提高到350μA/cm2,场发射效率提高;当场强为4.0 V/μm时,阳极上荧光点的面密度约从(5～8)个/cm2提高到(22～26)个/cm2,发射均匀性得到有效的提高.讨论了丝网印刷CNT薄膜中电子的场发射实验,表明特殊的热烧结和后处理工艺使CNT之间的残留物厚度变薄,而且使更多的CNT均匀地露出薄膜表面,只有电子隧穿达到裸露的CNT才能有效地发生场发射.     

基于0.5 μm CMOS集成电路高低压兼容技术研究

将高压MOSFETs器件集成到低压CMOS数字和模拟电路中的应用越来越频繁。文章参考了Parpia提出结构,将高压NMOS、PMOS器件制作在商用3.3V/5V 0.5μmN-阱CMOS工艺中,没有增加任何工艺步骤,也没有较复杂BiCMOS工艺中用到的P-阱、P+、N+埋层,使用了PT注入。通过对设计结构的PCM测试,可以得到高压大电流的NMOS管BVdssn>23V～25V,P管击穿BVdssp>19V。同时,文章也提供了高压器件的设计思路和结果描述。     

新颖的TFT LCD制作工艺

日本三菱电气公司新近开发了 a-Si TFT 的新工艺,为实现高性能 TFT LCD 创造了条件。下面作一介绍。1.制作工艺(1)TFT 结构TFTs 具有反相交错结构,图1为a-Si TFT 的剖面图。TFT 的 W/L 比为12μm/12μm。TFT LCD 的象素节距是318μm(V)×106μm(H),开口率为60%。     

截止频率53GHz的高性能0.18μm射频nMOSFET

阐述了0.18μm射频nMOSFET的制造和性能.器件采用氮化栅氧化层/多晶栅结构、轻掺杂源漏浅延伸结、倒退的沟道掺杂分布和叉指栅结构.除0.18μm的栅线条采用电子束直写技术外,其他结构均通过常规的半导体制造设备实现.按照简洁的工艺流程制备了器件,获得了优良的直流和射频性能:阈值电压0.52V,亚阈值斜率80mV/dec,漏致势垒降低因子69mV/V,截止电流0.5nA/μm,饱和驱动电流458μA/μm,饱和跨导212μS/μm(6nm氧化层,3V驱动电压)及截止频率53GHz.