PS/2设备接口IP核设计

用Verilog硬件描述语言实现了PS/2设备接口的IP核设计,详细描述了IP核的结构划分和各模块的设计思想,并在FPGA上进行验证.结果表明此IP核功能正确,可以方便地在SOPC系统中复用.     

基于FPGA的采样与控制系统设计

从板级设计和工程实践的角度研究并总结了基于FPGA的模拟信号采样与数字控制系统的设计技术,基于软硬件协同设计的思想把设计分为硬件设计和IP核设计两个部分,对设计中出现的常见问题做了分析并给出相应设计建议.给出了基于Protel DXP的FPGA采样控制系统电气原理和PCB设计方法,以A/D转换芯片的驱动为例阐述了基于VHDL语言的AD、DA芯片驱动以及控制算法等IP核的开发流程.在Modelsim中对IP核做了电路行为仿真,仿真结果表明IP核实现了预设功能.设计结果制成了样板,调试结果表明本文的硬件设计方法具有工程实践意义.     

面向Avalon总线的AES-128/192/256 IP核的设计与实现

以AES-128、AES-192及AES-256算法的相似性为基础,设计了一个可时分复用的AES-128/192/256IP核,并针对Avalon总线接口规范,设计了相应接口及其地址空间的映射,使该IP核能够方便的作为NiosII系统自定义组件使用。该设计以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式AES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时利用FPGA的片上存储模块加快读写速度,在S盒的设计上采用可重构技术,并使整个设计具有了更高的安全性、可靠性与灵活性。该IP核采用硬件描述语言Verilog设计,利用QUARTUSII8.0进行了综合和布线,最终以Altera公司的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域。     

RSA加密算法的IP核设计与实现

本文采用了增加预处理的R-L模式大数模幂运算实现RSA算法,设计了RSA算法IP核的系统构架。通过对大数模乘Montgomery算法的分析,将算法语句采用相应的硬件运算器进行处理,在对串行语句的延迟以及运算部件的延迟的准确控制前提下,实现了Montgomery算法的硬件化、并行化,大大提高了模乘运算的运行效率。本文RSA算法IP核是在XILINX公司的FPGA中实现,对IP核的各个部分进行了硬件仿真,并对仿真结果进行了分析验证。     

基于Wishbone总线接口的以太网IP核设计

本文研究了以太网IP核的FPGA硬件实现,分析了各个模块的功能。通过编写了硬件结构的VerilogHDL模型,进行了仿真和逻辑综合,并成功用ALTERA的FGPA对以太网IP核进行了验证。仿真和实验结果证明,所设计的硬件达到了设计要求,使小设备接入网络更加方便快捷。     

FPGA在多轴步进电机控制器中的应用

提出一种应用现场可编程门阵列( FPGA)实现多轴步进电机控制器的方法.采用IP设计思想,步进电机的运动控制由硬件电路(步进电机IP核)实现,轨迹计算由同一芯片上的微处理器(NiosⅡ软核)实现,从而可以构建多轴步进电机控制器的可编程片上系统(SoPC系统).利用VHDL硬件描述语言,设计了一种高性能步进电机IP核,并进行了仿真验证.为了验证该IP核的复用性,构建了一个4轴步进电机控制器的SoPC系统.实验结果表明,此系统可对多轴步进电机实现高精确度控制,每轴的运动是相互独立的,并且控制参数在线可编程.基于这种方式构建的系统,扩展方便、可移植性高、具有广泛的适用性,可用于多轴伺服系统的工业领域.     

基于FPGA的DDS信号发生器设计

设计以FPGA为数字平台,利用VHDL语言在FPGA中设计出了DDS器件,并将其封装成IP核。文章详细介绍了系统各部分软件和硬件的实现,着重对DDS的设计过程、工作原理及其输出信号的性能进行了分析;对DDS IP核的形成,累加器的设计与实现等问题进行了比较系统的研究。整个系统可以实现1Hz～10MHz的正弦波,三角波,方波的输出,其最小步进频率可以达到1 Hz。     

8254的Verilog实现和FPGA验证

用verilog硬件描述语言实现了定时/计数器8254的RTL模型,该模型与标准8254功能时序完全相同,可作为一个IP核嵌入SOC系统。在此基础上,提出了一种FPGA单模块验证方法——ROM施加激励法,并在Altera Stratix EP1S80上予以实现,对上述8254IP核进行了全面的功能和时序验证。     

基于动态局部重构的自重构系统设计

基于EAPR(early access partial reconfiguration)动态部分重构(dynamic partial reconfiguration,DPR)方法,研究了在 FPGA上实现自重构嵌入式系统的设计方法。该方法运用 Xilinx的 ISE12.4开发工具,调用已有 IP 核,搭建包含用户定制IP核的自重构嵌入式系统硬件平台,并在Virtex5 FPGA上验证。设计中运用了二维重构技术,划分了3个可重构区域,每个区域包含4个可重构模块。本设计方法可以降低嵌入式系统开发复杂度、提高系统灵活性、降低开发成本、缩短开发周期以及减少系统功耗。     

基于FPGA的优化SVPWM IP核

基于FPGA,提出了一种优化SVPWM IP核的电路实现方案,并通过了硬件测试.结果表明,借助简单的接口设计,微处理器就可凭借此IP核在0.1～800 Hz基波频率范围内,实现三相交流电机变频调速控制功能.此IP在有效降低功率器件开关损耗的同时,也大幅度降低了对处理器速度的要求,且处理器软件设计简单.     

数字助理系统设计

文中介绍可重构的软核处理器Nios,通过在SOPC中加载Nios软核和相应的外围接口以及定义相应的指令,利用FPGA开发板设计电子工程师数字助理系统.经仿真验证,该系统功能稳定可靠,达到预期设计目标,并为电子工程师和电子相关专业的学生提供了一种实用便携式工具.     

祖冲之算法硬件实现与研究

祖冲之(ZUC)算法是我国自主研制,纳入新一代宽带无线移动通信系统的国际加密标准,考虑现阶段祖冲之流密码算法的实现多为软件,效率和速度还有待提高。为适应大数据时代对高速数据实时加密的需求以及进一步推广 ZUC 算法的使用,结合 ZUC 算法特性,利用硬件描述语言 VHDL 对其进行高效的 FPGA 硬件设计,并使用 Xilinx 公司 ISE 软件进行综合仿真验证设计正确性,最后将模块封装成 IP 软核。结合 Xilinx 公司的 ARM 与 FPGA 联合平台设计相应的接口软件进行实际测试,性能分析和资源评估,为 ZUC 算法提供了一种高效硬件设计参考。最后给出 ZUC 模块在实际加密视频数据的应用,与纯软件实现相同功能相比,系统性能提升了3倍以上,可以满足实时视频数据的加密。     

基于FPGA空间矢量脉宽调制IP核的设计

以实现全数字电机控制器的集成化为背景,提出一种可以在低成本FPGA上实现的SVPWM算法,并结合EDA技术和VerilogHDL硬件描述语言,设计为具有普通和低损耗两种开关模式的1P核。实验结果表明,该IP核符合功能要求,电路资源利用合理,复用性好,开关模式可根据需要随意设定,最高时钟运行频率达到31．73MHz,开关频率达到20kHz以上。     

基于DDS IP核的无线电罗盘天线信号模拟器的设计与实现

为了对某型机载无线电罗盘进行测试与维修,提出了一种基于DDS IP核的通用无线电罗盘天线信号模拟器的设计方法。首先讨论了无线电罗盘天性信号的格式与特点,然后利用FPGA中的DDS IP核来合成符合规范的无线电罗盘模拟信号,并在Lab Windows/CVI平台上开发了上位机软件,实现人机交互功能,可方便、灵活地对输出信号的频率、方位角和调幅系数等参数进行设置。最后用示波器对设计的无线电罗盘天线信号模拟器进行了测试,测试结果表明其各项参数都能达到设计要求,同时精简了硬件结构、节约了FPGA逻辑资源,并且控制更加灵活。     

基于SoPC的嵌入式数字频率计设计与实现

设计基于SoPC技术的嵌入式数字频率计实现方案。该方案以Altera公司的EP1C6芯片作为设计载体,将IP软核、NiosⅡCPU等功能模块嵌入其中,采用硬件语言描述、参数选择配置、功能裁剪定制等多种设计方式和软硬件协同开发手段,在单片FPGA上构建了整个测频系统硬件,具有精度高、功耗小、成本低、体小便携、工作可靠、开发效率高等特点,是嵌入式应用系统设计的一次有益尝试。文中详细阐述了利用集成开发平台QuartusⅡ进行系统硬件设计和软件调试的思路与过程。     

基于FPGA的智能化电器改进设计

利用片上可编程系统设计方法,设计了基于FPGA的智能化电器.在综合分析智能化电器结构模块的基础上,设计了构成微机保护芯片的一系列IP模块,并充分利用NiosII软核处理器的宏功能模块,组合实现线路保护的系统芯片设计.在Altera公司的FPGA作硬件仿真和测试,验证了芯片设计的正确性.     

基于ARINC659测控系统的测试平台设计与实现

ARINC659背板总线为综合化模块化航空电子(IMA)中在线可更换模块(LRM)之间数据传送的标准总线.多重冗余可重构的特性以及时间窗口触发的帧收发运行控制机制是ARINC659背板总线的突出特色,同时也使得基于ARINC659总线的系统测试变得更加复杂.采用SOPC技术构建基于FPGA的测试平台,32位高性能软核处理器NiosⅡ作为控制核心和数据交换枢纽,W5300 TCP/IP硬件协议栈实现测试平台中FPGA与上位机的通信.通过仿真实验,验证了该通信测试平台可以准确、可靠地实现所需功能.     

基于ARM与FPGA的嵌入式开放性运动控制器的设计与开发

讨论了一种基于ARM和FPGA的嵌入式开放性运动控制器的方案设计,介绍了该运动控制器的硬件平台和软件平台,在ARM上移植了Linux操作系统和Qt(C++部件工具箱),利用Qt设计了人机交互界面,重点讨论了ARM和FPGA之间通信的实现以及运动控制中S型加减速插补算法的实现.     

一种基于RGB640的RAMDAC IP核设计

由于目前显示系统越来越快,系统的集成度越来越高,对于使用FPGA作为主要处理器的显示系统,怎样将外围芯片集成到FPGA上就成了问题。针对该问题,通过分析研究外围芯片RGB640芯片实现数据转换的逻辑功能,采用IP核代替芯片完成该逻辑。IP核实现了多格式像素数据的归一化处理,即将所有的像素格式统一使用RGB格式输出。通过对各个模块进行了仿真分析,模块的算法能够很好的实现。     

基于AMBA总线的SPI协议IP核的设计与验证

基于AMBA总线接口,设计了一个可灵活配置为Master／Slave模式、可设置传输速率并能适用于4种时钟模式的SPI协议IP核。详细说明了该IP核的系统构架、接口信号和子模块设计,使用Verilog HDL实现硬件设计,通过FPGA时序仿真,验证了该设计在实际工程应用中的有效性。