一种57.6mW,10位,50MS/s流水线操作CMOS A/D转换器

在1.8V,0.18μm CMOS工艺下,实现了10位,50MS/s流水线操作A/D转换器的设计和测试.通过优化采样电容和运算跨导放大器(OTA)电流,并采用动态比较器,从而降低功耗;采用复位结构的采样/保持和余量增益电路消除OTA失调电压的影响;优化OTA的次极点,保证其工作稳定.测试结果表明:ADC在整个量化范围内无失码,功耗为57.6mW,失调电压为0.8mV,微分非线性为-0.6～0.7LSB.对5.1MHz的输入信号量化,可获得44.9dB的信号与噪声及谐波失真比.电路面积为0.52mm2.     

一种10位50 MSPS CMOS流水线A/D转换器

介绍了一种CMOS流水线结构高速高精度A／D转换器，该器件具有50MHz工作频率和10位分辨率。设计采用双采样技术，提高了有效采样率；由于运用了冗余数字校正技术，可以采用低功耗的动态比较器。对转换器的单元结构进行了优化，并对主要电路进行了分析。     

一个低电压低功耗10位30MS/s流水线A/D转换器

实现了一个10位精度,30MS/s,1.2V电源电压流水线A/D转换器,通过采用运放共享技术和动态比较器,大大降低了电路的功耗。为了在低电源电压下获得较大的摆幅,设计了一个采用新颖频率补偿方法的两级运放,并深入分析了该运放的频率特性。同时还采用了一个新的偏置电路给运放提供稳定且精确的偏置。在30MHz采样时钟,0.5MHz输入信号下测试,可以得到8.1bit有效位的输出,当输入频率上升到60MHz(四倍奈奎斯特频率)时,仍然有7.9bit有效位。电路积分非线性的最大值为1.98LSB,微分非线性的最大值为0.7LSB。电路采用0.13μmCMOS工艺流片验证,芯片面积为1.12mm2,功耗仅为14.4mW。     

一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.     

一种10位100-MS/s CMOS流水折叠式A/D转换器

采用流水折叠结构设计了一种10位100-MSample/s A/D转换器。失调取消技术和电阻平均插值网络提高了转换器的线性度。级联结构放宽了折叠放大器的带宽要求,采用分布式级间跟踪保持放大器实现流水线技术来获得更高的转换精度。基于SMIC 0.18 μm CMOS工艺的测试结果如下：INL和DNL的峰值分别为0.48 LSB and 0.33 LSB。输入电压范围VP-P为1.0 V,芯片面积2.29 mm2。100 MHz采样,20 MHz输入信号下,ENOB为9.59位,SNDR为59.5 dB,SFDR为82.49 dB。1.8V电源电压下功耗仅为95 mW。     

一个高性能低功耗10位30MS/s流水线A/D转换器

介绍了一个10位30M采样率流水线A/D转换器，通过采用运放共享技术和动态比较器，大大降低了电路的功耗. 在采样保持电路中使用一种新颖的自举（bootstrap）开关，减小了失真，使得电路在输入信号频率很高时仍具有很好的动态性能. 还提出了一种新的偏置电路结构，为增益提高运放提供了一个稳定且精确的偏置，使得增益提高运放具有较大的电压摆幅. 在30MHz采样时钟，29MHz输入信号下测试，可以得到9.16bit有效位的输出，在输入信号为70MHz时，仍然有8.75bit有效位. 电路积分非线性的最大值为0.     

14位20 MS/s CMOS流水线A/D转换器

介绍了一种14位20 MS/s CMOS流水线结构A/D转换器的设计.采用以内建晶体管失配设置阈值电压的差分动态比较器,省去了1.5位流水线结构所需的±0.25 VR两个参考电平;采用折叠增益自举运算放大器,获得了98 dB的增益和900 MHz的单位增益带宽,基本消除了运放有限增益误差的影响;采用冗余编码和数字校正技术,降低了对比较器失调的敏感性,避免了余差电压超限引起的误差.电路采用0.18 μm CMOS工艺,3.3 V电源电压.仿真中,对频率1 MHz、峰值1 V的正弦输入信号的转换结果为:SNDR 85.6 dB,ENOB 13.92位,SFDR 96.3 dB.     

低功耗、全差分流水线操作CMOS A/D转换器

提出一种基于运算跨导放大器共享技术的流水线操作A/D转换器体系结构,其优点是可以大幅度降低芯片的功耗和面积.采用这种结构设计了一个10位20MS/s转换速率的全差分流水线操作A/D转换器,并用CSMC 0.6μm工艺实现.测试结果表明,积分非线性为1.95LSB,微分非线性为1.75LSB;在6MHz/s采样频率下,对1.84MHz信号转换的无杂散动态范围为55.8dB;在5V工作电压、20MHz/s采样频率下,功耗为65mW.     

一种用于10位50 MS/s流水线ADC的MDAC

利用运放共享技术,设计了一种用于10位50 MS/s流水线ADC的增益D/A转换器(MDAC).采用SMIC 0.25 μm 1P5M标准数字CMOS工艺,整个MDAC模块的版图面积为0.064 mm2.仿真结果表明,在50 MHz采样率下、输入信号为2 MHz(1.5 V振幅)正弦波时,整个电路模块的功耗为7.12 mW.     

4位5GS/s 0.18μm CMOS并行A/D转换器

基于0.18 μm CMOS工艺,设计了一种最大采样速率为5 GS/s的4位全并行模数转换器.设计中,为了提高模数转换器的采样速度,采用三种技术相结合:1)比较电路与解码电路都采用流水线的工作方式;2)在比较器中使用电感技术,提高比较器的转换速度;3)使模拟电路和数字电路都工作在低摆幅的工作状态,在提高速度的同时,降低了电路的功耗.为了提高电路的信噪比,采用全差分输入输出方式和低摆幅时钟控制,并在解码器中先将温度计码转换成格林码,再将格林码转换成二进制码,有效地抑制了由比较电路产生的亚稳定性.仿真结果表明,在输入信号为102.539 MHz、5 GS/s采样率下,设计的电路有效比特数达3.74位,积分非线性和微分非线性分别小于0.255 LSB和0.171 LSB,功耗小于65 mW.     

一个71mW 8位125MHz A/D转换器

介绍了工作在1.8V的8位125MHz流水线A/D转换器.采用了低功耗的增益自举单级折叠级联运放,器件尺寸逐级减小进一步优化功耗.为消除不匹配造成的相位遗漏与重叠,每级均有独立的双相不交叠时钟发生电路,并由一全局的时钟树驱动.输入频率为62MHz的信号,以125MHz时钟采样,可获得49.5dB(7.9位有效精度)的信号与噪声及谐波失真比(SNDR),功耗仅为71mW.电路用0.18μm CMOS 工艺实现,面积为0.45mm2.     

一个71mW 8位125MHz A/D转换器

介绍了工作在1.8V的8位12 5 MHz流水线A/ D转换器.采用了低功耗的增益自举单级折叠级联运放,器件尺寸逐级减小进一步优化功耗.为消除不匹配造成的相位遗漏与重叠,每级均有独立的双相不交叠时钟发生电路,并由一全局的时钟树驱动.输入频率为6 2 MHz的信号,以12 5 MHz时钟采样,可获得4 9.5 d B(7.9位有效精度)的信号与噪声及谐波失真比(SNDR) ,功耗仅为71m W.电路用0 .18μm CMOS工艺实现,面积为0 .4 5 m m2 .     

一种8位 76 mW 167 Msample/s流水插值A/D转换器

实现了一种适合手持式设备应用的8 bit模数(A/D)转换器,该A/D转换器采用了2级电容插值和斩波放大技术以降低正常工作模式功耗,流水放大和预平衡比较器技术有效地提高了采样频率.测试结果表明,该流水插值A/D转换器的微分非线性(DNL)和积分非线性(INL)分别为-1～1.63LSB和-1.66～2.05LSB,其总谐波失真(THD)、去除寄生动态范围(SFDR)和信噪加失真比(SNDR)分别为-43 dB、54 dB和36.7 dB,正常工作模式和等待模式功耗分别为76 mW和5 mW.该芯片采用中芯国际(SMIC)0.18 μm单层多晶六层金属混合CMOS工艺,芯片面积为1269 μm×885 μm.     

一个59mW 10位40MHz流水线A/D转换器

设计了一个工作在3.0V的10位40MHz流水线A/D转换器,采用了时分复用运算放大器,低功耗的增益自举telescopic运放,低功耗动态比较器,器件尺寸逐级减小优化功耗.在40MHz的采样时钟,0.5MHz的输入信号的情况下测试,可获得8.1位有效精度,最大积分非线性为2.2LSB,最大微分非线性为0.85LSB,电路用0.25μm CMOS工艺实现,面积为1.24mm2,功耗仅为59mW,其中同时包括为A/D转换器提供基准电压和电流的一个带隙基准源和缓冲电路.     

一个59mW 10位40MHz流水线A/D转换器

设计了一个工作在3.0V的10位40MHz流水线A/D转换器,采用了时分复用运算放大器,低功耗的增益自举telescopic运放,低功耗动态比较器,器件尺寸逐级减小优化功耗.在40MHz的采样时钟,0.5MHz的输入信号的情况下测试,可获得8.1位有效精度,最大积分非线性为2.2LSB,最大微分非线性为0.85LSB,电路用0.25μm CMOS工艺实现,面积为1.24mm2,功耗仅为59mW,其中同时包括为A/D转换器提供基准电压和电流的一个带隙基准源和缓冲电路.     

10 bit 80 Msample/s流水线ADC的电路级设计

实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降低功耗.当输入信号幅度为1Vpp时,ADC在整个量化范围内无失码,当输入信号频率为39MHz时,可获得71.6dB的无失真动态范围和60.56dB的信噪失真比.     

200Ms/s 177mW 8位折叠内插结构的CMOS模数转换器

介绍了一个采用折叠内插结构的CMOS模数转换器,适合于嵌入式应用.该电路与标准的数字工艺完全兼容,经过改进的无需电阻就能实现的折叠模块有助于减小芯片面积.在输入级,失调平均技术降低了输入电容,而分布式采样保持电路的运用则提高了信号与噪声的失真比.该200MHz采样频率8位折叠内插结构的CMOS模数转换器在3.3V电源电压下,总功耗为177mW,用0.18μm 3.3V标准数字工艺实现.     

200Ms/s 177mW 8位折叠内插结构的CMOS模数转换器

介绍了一个采用折叠内插结构的CMOS模数转换器,适合于嵌入式应用.该电路与标准的数字工艺完全兼容,经过改进的无需电阻就能实现的折叠模块有助于减小芯片面积.在输入级,失调平均技术降低了输入电容,而分布式采样保持电路的运用则提高了信号与噪声的失真比.该200MHz采样频率8位折叠内插结构的CMOS模数转换器在3.3V电源电压下,总功耗为177mW,用0.18μm3.3V标准数字工艺实现