基于LVDS的速度自适应数据回读系统设计与实现

目前导弹种类的型号繁多,离线式采集设备的安装位置、线缆长度以及接口数量的不一致,均会导致同一采集设备在不同型号导弹中的数据传输速度不同,数据回读设备不能统一回读所有的离线式数据采集设备的数据.针对以上问题,提出一种兼容不同传输速度的数据回读系统.数据传输总线采用LVDS(Low-Voltage Differential Signaling)传输接口,差分串行总线能够实现长距离传输,抗干扰性能强.数据回读系统能够自适应传输总线上的LVDS时钟,并根据LVDS时钟将串行数据反序列化,以及提供与恢复的数据同步的全局时钟,供FPGA内部逻辑传输数据和通过编码将数据对齐,从而达到根据时钟兼容不同的传输速度.通过动态调整数据与时钟的相位关系,消除线缆和PCB长度不完全相等或温度因素对传输带来的影响,以减少数据传输的误码率,兼容更快的数据传输速度.采集到的数据通过灵活可靠的USB2.0接口发送到PC.     

基于AJAX技术的B/S结构CRM系统的设计与实现

针对B/S结构CRM系统对数据的传输需求,应用AJAX技术,设计了CRM系统客户数据响应表单,解决了B/S结构软件系统在数据响应时系统数据传输效率较低的问题.实际应用表明,该数据表数据传输效率高,可靠性强,可满足B/S结构CRM系统需求.     

基于FPGA的数字信号传输性能分析仪的设计与实现

系统采用ALTERA公司生产的EP3C25Q240C8现场可编程门阵列作为控制核心,以PS2键盘输入曼彻斯特编码时钟频率和改进型计数方式,实现了数据率10~1×106b/s的连续可调.此外,在数字信号分析部分实现了曼彻斯特编码同步时钟信号的提取,实时刷新所提取的同步时钟信号可以用来触发叠加噪音后的曼彻斯特编码.眼图显示采用数字示波器,并可通过观察眼图来分析信道传输性能.经测试表明,系统能准确地显示眼图.     

ISDN—2B＋D接口时基产生方法的研究

用户－网络接口有于用户与ISDN之间的信息交换。2B＋D是一种用户－网络接口。按照功能，2B＋D接口可分为如下4个模块：时基模块，电源保护模块，控制模块和传输模块。时基模块为控制模块和传输模块提供时钟，电源保护模块使得整个接口工作于恒定电流，当意外情况导致短路等故障时，电源保护模块保护另外的模块免受损坏，控制模块控制信息按照规定格式收／发，使之与传输模块的信息格式一致，进而维持正确的收／发。基于所介绍的基本速率用户－网络接口，设计了一种有于基本速率用户－网络接口的时基发生电路，分析了整个时基模块，包拓所产生时基的优，缺点，其中有一个时基信号采用了锁相环。     

无损高压缩率电路设计

为了节省传输系统数据带宽,满足实时压缩要求,通过对Deflate算法硬件实现,设计了一种无损高压缩率电路。通过4列双哈希并行匹配,采用静态哈夫曼编码技术,发挥硬件流水结构和并行计算优势,提升了压缩速度及压缩率。该硬件电路由系统硬件描述语言设计,使用现场可编程阵列进行测试并验证,最终应用于基带追踪数据进行流片,压缩模块面积为0.022 mm ²。测试数据表明:该压缩电路获得了56.68%的高平均压缩率,压缩速率提高至1039Mbit/s。该压缩模块速率及压缩率可满足基带数据追踪系统实时压缩要求。     

舰岸通信互连系统的研究

介绍了舰岸通信互连系统，阐述了不同编码方式，不同传输信令间的转换，以及互连中继系统的工作原理。     

JESD204C协议接收端64B/66B链路层电路设计

提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案.利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度.采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cyclic Redundancy Check,CRC12)校验电路的设计...     

USB 2.0工业相机的图像采集鲁棒性研究

针对通用串行总线(universal serial bus,USB)2.0工业相机传输带宽使用接近满载时,出现图像数据丢失现象进行深入分析,提出一个新的整体解决方案,包括3部分:利用帧校验的方式实现图像数据的帧同步,使系统具备容错校正机制;添加数据缓存模块克服非实时操作系统轮询工作模式对数据传输的影响;通过数据钳位的方式消除USB 2.0非归零反向编码方式对传输带宽的影响,保证传输带宽的稳定.在此基础上,研制一款1 280×1 024@30帧/s的USB 2.0工业相机.实验结果表明,该相机传输速率可达39 Mbyte/s,实现了接近USB 2.0实际带宽上限的稳定传输,具备图像帧自动纠错功能,解决了传统方案里图像传输丢帧和图像错乱的问题.     

基于FPGA的超高速CameraLink图像传输

基于现场可编程门阵列(FPGA)XC6LX100T设计了两套CameraLink接口传输的硬件平台,提出在实验中结合使用片上调试工具Chipscope和同步发生源模块用于精确测量FPGA中的传输误码的方法,详细对比了基于FPGA设计的CameraLink接口与DS90CR287、DS90CR288A的传输效果。结果表明:相对现今主流CameraLink接口电路,本文使用低压差分对代替大量并行数据线,最高可支持154 MHz像素时钟,单个CameraLink接口的传输速率可达4.31Gbit/s,突破了串并转换芯片传输速率的瓶颈,FPGA直接输出的CameraLink数据可以驱动6m的CameraLink传输线,图像可长时间正常无误显示,设计的系统可应用于各种基于CameraLink接口的传输系统。     

基于ARM微处理器的水利打夯质量监控系统

水利打夯质量监控系统是病险水库除险加固套井回填施工过程中的核心部分,它将生命科学技术、数控技术、电子技术和计算机处理技术综合运用于整个系统中.系统的硬件部分以ARM为核心,由信号采集模块、控制模块、人机接口模块、数据导出模块、报警模块、调试配置模块、时钟模块和看门狗等部分组成;软件部分以嵌入式操作系统Nucleus plus为开发平台,实现了高速地数据采集、传输、处理和控制.     

基于eMMC的64路无线数据存储系统设计

针对传统ZigBee无线传输系统在复杂区域多因素条件下监测困难、数据量小、仅适合短距离的问题,采用Z-stack协议栈,设计了一种基于eMMC的64路无线数据存储系统.选择CC2530芯片作为Zstack通信标准的实现模块,其高抗干扰能力及高灵敏度解决了监测困难的问题,并且结合芯片的射频收发器与ZigBee的自组网特性可大幅度提升系统传输范围.系统通过模拟开关与ADC转换器实现64通道数据采集,以及通过FPGA完成对相应通道的数据编帧处理,并存储至eMMC存储器中,解决了传统无线传输系统数据量较小的问题.实验结果验证,系统能够实现在单路1Kbps采样率前提下的数据存储及准确收发.     

采用分组纠错编码的多接入传输分集方法

针对异构无线网络,提出一种基于前向纠错(FEC)编码的多接入传输分集方法,以获取多接
入分集增益. 该方法将前向纠错编码与并行多接入传输进行联合设计,编码后的分组包根据
传输条件在不可恢复概率最小的条件约束下,动态地分配到多个可用接入链路上,不仅有效
利用了多接入传输分集(MRTD)带来的数据可靠性,还保证了系统的有效吞吐量. 性能分析及
仿真表明,在信道状况较差的条件下,本方法在传输可靠性及有效性方面有较好的性能.     

实时以太网视频的室内可见光通信系统研究

将LED照明和可见光通信技术结合,构建出基于室内实时以太网视频传输的可见光通信系统.系统发送端利用高速场效应管直接驱动控制光源,并结合以太网数据特征,采用UDP传输协议,对信号进行4B:5B和非归零反相编码(NRZI)相结合的编码.接收端采用基于FPGA的数字锁相环技术对光探测信号的时钟和数据进行恢复和提取.系统实现了室内1m距离的实时以太网视频可见光通信传输,促进了可见光通信技术的实用化.     

基于FPGA的HDLC协议控制器

为了实现军航管制系统中雷达数据的可靠传输,根据HDLC协议的帧结构和循环冗余校验(CRC)原理,提出了一种新型的基于并行机制的HDLC协议控制器,讨论采用FPGA新技术实现 HDLC协议帧的构成、解析模块及其内部的CRC码生成、检验模块的方法.在FPGA内部采用硬件描述语言(HDL)并行设计多通道的高级数据链路控制(HDLC)协议控制器,该协议控制器有效利用FPGA的片内硬件资源,实现了并行解析和生成多通道的HDLC协议报文,提高了数据通信系统中的多通道扩展性、实时性和稳定性.     

4×10 Gbit/s OTDM 100 km传输系统及其解复用

利用实验室自制的40Gbit/s 光时分复用（OTDM）结构,搭建了4×10Gbit/s OTDM 100km的传输系统,基于电吸收调制器和时钟提取模块组成的解复用模型,成功实现了传输后10GHz时钟分量的提取和10Gbit/s信号的无误码传输及解复用. 通过实验比较了中间补偿和后补偿2种不同方式下的色散补偿效果,同时实现了色散和色散斜率的补偿,其分别引入的功率代价约为08、065dB.     

BESⅢ TOF子触发系统击中信息多通道串行同步传输方法

为了获得抗干扰、抗辐射能力强的远距离数据传输,在第三代北京谱仪BESⅢ工程的TOF前端电子学与TOF子触发系统之间采用了光纤传输方案。同时为了节省空间,在发送端对并行数据进行并串转换然后传送串行数据。然而接收端串并恢复的过程中会存在每次上电同步后转换延时不确定性的现象,从而导致了串并转换恢复数据/时钟的摇摆问题。在探讨现象本质的基础上,结合FIFO的同步功能,提出了可以广泛适用的系统同步法以及一种适用于目前数据传输方案的简便同步方法,成功地实现了多通道并串/串并转换数据的串行同步传输。     

实现信源信道联合编码的一种策略

在传统通信系统中,信源压缩(信源编码)与传输中抵抗信道损耗的保护技术(信道编码)是分别考虑的.但是,在实际中发现,用某种“特定”方法连接起来的最优信源编码器和信道编码器,并不一定能构成最佳通信系统.因此出现了实现通信系统整体优化的“信源信道联合编码”理论.本文给出的实现信源信道联合编码的策略是:编码部分采用类似于DPCM预测编码方式的联合编码器,而译码部分是一个类似于Viterbi译码方式的联合编译码器.实验结果证明,在高噪信道条件下,使用这种方法进行图像传输,性能改善效果非常明显.     

基于ARM和FPGA高速1553B总线测试系统的设计

鉴于传统的1553B总线设备传输速率低、接口单一化等不能满足实际应用需求的问题,利用Zynq-7000芯片设计一套基于嵌入式ARM控制器和FPGA的高速1553B总线测试系统.采用自顶向下的设计方法,对ARM(PS部分)、FP-GA(PL部分)分别进行设计.PS部分采取USB和以太网双接口完成跟PC机的数据通信;设计IP核实现符合1553B总线协议的编解码处理功能.通过Xilinx自带仿真工具ISE Simulator对各个模式下消息传输进行时序仿真,表明系统提高了1553B总线接口传输速度,使得总线设备与PC机通信更加方便满足实际应用.     

基于LabVIEW的HDLC协议收发器设计

HDLC协议以其优异的性能在可靠性需求较高的场合得到了广泛应用.针对航天某领域的协议测试评估需求,解决传统协议测试设备程序复杂、开发周期长的问题.为了满足系统快速集成、协议参数灵活配置的总体要求,提出了一种基于LabVIEW软件构建HDLC协议收发器的方案,完成了HDLC核心收发模块设计,并以此为基础组成一套完整的测试系统.对HDLC协议处理及接收、发送程序设计进行了说明,着重介绍了收发器中核心循环校验码(CRC)校验模块及比特插入删除模块的实现方法,同时对收发器的主要功能模块进行了仿真和测试.使用LabVIEW设计的HDLC收发器轻量高效、运行灵活,可应用于HDLC协议设备的测试和协议性能分析等场合,提高数据通信系统的扩展性、实时性和稳定性.     

视频流传输的分层编码与多重描述编码技术的比较

通过比较IP网传送视频数据流的特殊编码方式，探讨了因特网传送分层编码和多重描述编码图象的问题，并利用Matlab模拟实验，从信噪比的角度评估了两类编码图象通过一条或两条路径的性能差异。从实验比较可以看出不同编码技术的性能差异，在适当考虑图象数据单位的重要性及相互关系的优化方案中，分层编码技术优于多重描述编码，而在按顺序传输的方案中，多重描述编码明显优于分层编码。