对TTL与非门驱动负载的能力的研究

为了进一步提高TTL与非门的驱动负载的能力，并使学生及其有关TTL与非门的应用者踏实、清楚地掌握提高TTL与非门驱动负载的能力的原理和方法，用量化计算和试验的方法对TTL与非门带负载能力的实质进行了研究．肯定了已有提高TTL与非门驱动负载的能力的方法的道理，并提出了进一步一种减少，TTL与非门输出电阻的方法．经过理论和实验均证明具有一定的实用价值。     

TTL门电路带负载能力的计算问题研讨

从不同的TTL负载门的结构出发,讨论了与非门及或非门两种情况下扇出系数的计算方法.对初学者深入理解教科书及科技人员设计数字逻辑电路有一定的指导意义.     

导通于放大状态的高速低压TTL与非门

本文在分析低压TTL门按传统方式实现高速的困难之后,首先提出一个利用射极跟随器钳位和反馈电路组成的导通于放大状态低压TTL电路,并设计出延迟时间tpd＜1ns的高速低压TTL与非门.接着进行电路分析和参数估算.用计算机模拟证明理论和电路的正确性.     

低功耗TTL集成电路研制小结

根据四机部安排,我厂于1979年研制的低功耗TTL集成电路,有J-K触发器(企业型号No.1),四输入端双与非门(No.2),二输入端四与非门(No.3),4-3-2-2输入端与或非门(No.4),八输入端与门(No.5),集电极开路双与非门(No.6)和集电极开路四与非门(No.7)七个品种,为有关单位的专用整机配套。经使用,技术指标达到设计要求,质量稳定可靠。1980年5月全国有26个单位参加,首次对该系列集成电路进行技术鉴定,一致通过。现已投入批量生产。该项目曾获1980年度四机部、广西壮族自治区和南宁市科研成果奖。 低功耗TTL集成电路与中速TTL集成电路比较,最突出的优点是大幅度地降低电路块的耗电量,典型的耗电量仅为相同逻辑功能中速     

集成电路型石英晶体振荡器

在所有的数控设备中,都需要一个频率固定、幅值稳定、波形纯洁的振荡器作为整个设备或是设备中关键部分的脉冲源,进而获得各种控制脉冲的信号,使整个设备能按控制程序正常运转。因此一个优质的振荡器是数控设备中关键部件之一。集成电路型石英晶体振荡器RGDV18-1采用TTL与非门制成振荡器,然后由多个分频器将振荡器输出的方波脉冲进行分频,组成一个精度高、频率稳定的脉冲源。它无需外接任何元件就能稳定和正常地工作。图1为RGDV18-1电原理图。这是一个由二级门电路线性化放大器组成的正反馈晶体振荡电路。门M_1、电阻R和正反馈电路的内阻构成一个门电路线性化放大器。门M_2单独作为另一个放大器,门M_3起隔离及整形作用,同时也是输出脉冲的控制门。电阻R将两个放大器的静态工作点同时偏置在位置相同的与非门转换区,使得电路产生振荡,其振荡频率由石英晶     

OC门的变通应用

OC 门又称集电极开路门,它与一般门电路的区别就在于它的输出管集电极是开路的,集电极的负载电阻由外电路决定。利用 OC 门的这一结构特点,可在某些场合使用时简化电路设计,扩展逻辑功能,起到一般门电路不能实现的功能。(一)作“线与”联接一般来说,TTL 门电路是不允许将输出端互相直接连接的,否则当其中一个门输出为高电平而其它门输出为     

基于DNA折纸基底的与非门计算模型

与非门(NAND)的本质是与门(AND)和非门(NOT)的叠加,先进行与运算,再进行非运算,它是建立DNA计算机的基础。为了实现与非门的计算,该文在DNA折纸基底上建立了一个与非门计算模型,逻辑值的输入是通过在DNA折纸基底上发生有向的杂交链式反应(HCR)来完成的,输入链先经过与门区域再经过非门区域,最后通过DNA折纸基底上是否还保留纳米金颗粒来显示计算结果的真假。利用Visual DSD对该计算模型进行仿真模拟,显示该计算模型具有较好的可行性。     

一种经济的时钟发生器——单阻晶体振荡器

本文根据门电路线性化的设计思想,提出了一种用TTL与非门组成的、能够产生较高振荡频率、经济而稳定的晶体振荡器。并导出了该振荡器的最高振荡频率与所用的与非门的平均迟延时间之间的数学关系式。最后,给出了频率为8.448MHz(二次群钟频)的实验数据。     

测量集成逻辑门电压传输特性的新方法

本文介绍一种用示波器测试集成逻辑门电压传输特性。读取有关电参数的新方法。文中以TTL与非门为例,给出了具体的测试电路及其参数选择范围,表明集成逻辑门的输入电压U_I与输出电压V_O之间的关系的电压传输特性,是集成逻辑门非常重要的外特性。可由用来确定其关门电平V_(OFF)、开门电平V_(ON)、阈值电压V_T、输出低电平V_(OB)和输出高电平V_(OH)等直流参数,还可用以判断集成逻辑门的优劣。所以提高该特性的测试精度是十分重要的。     

高可靠性数据传输系统LVDS交叉备份方法

以一种高可靠性数据传输系统为例,详细阐述了采用LVDS输出电平标准的交叉备份方案的设计,比较了LVDS端交叉和TTL端交叉各自的优缺点。对TTL端交叉备份方式进行了分析,重点讨论了TTL几端交叉备份方式解决主备故障隔离的几种方法,并分析了各种方法在实际应用中存在的不足。最后给出了该高可靠性数据系统中所采用的跨接电阻方案。该方案具有设计简单、可靠性高的优点。     

MOSFET栅电流分布的理论建模

小尺寸ＭＯＳＦＥＴ的强场性,场畸变性和漏区尺度比例的增大,使它的分布效应增强,更准确地描述小尺寸器件的栅电流需要分布模型。本文依据“幸运电子”概念,基于我们已创建的沟道和衬底电流的二维分布模型,建立了ＮＭＯＳＦＥＴ的电子和空穴栅电流的分布模型,空穴栅电流的分布模型是基于负纵向场加速的新的发射物理过程建立的,所建分布模型包含了更祥尽的热载流子向栅发射的物理过程,这将有利于ＭＯＳＦＥＴ热载流子的损伤的     

长沟道圆柱围栅高K栅栈结构MOSFETs器件的直接隧穿电流解析模型

An analytical direct tunneling gate current model for cylindrical surrounding gate（CSG） MOSFETs with high-k gate stacks is developed. It is found that the direct tunneling gate current is a strong function of the gate＇s oxide thickness, but that it is less affected by the change in channel radius. It is also revealed that when the thickness of the equivalent oxide is constant, the thinner the first layer, the smaller the direct tunneling gate current.Moreover, it can be seen that the dielectric with a higher dielectric constant shows a lower tunneling current than expected. The accuracy of the analytical model is verified by the good agreement of its results with those obtained by the three-dimensional numerical device simulator ISE.     

高k栅介质MOSFET的栅电流模型

提出了包括有限势垒高度下反型层量子化效应以及多晶硅耗尽效应在内的直接隧穿电流模型.在该模型的基础上,研究了采用不同高介电常数栅介质材料时MOSFET的栅电流与介质材料的介电常数、禁带宽度及和Si导带不连续等参数之间的关系.所获得的结果能够为新型栅介质材料的选取提供依据.     

高k栅介质MOSFET的栅电流模型

提出了包括有限势垒高度下反型层量子化效应以及多晶硅耗尽效应在内的直接隧穿电流模型.在该模型的基础上,研究了采用不同高介电常数栅介质材料时MOSFET的栅电流与介质材料的介电常数、禁带宽度及和Si导带不连续等参数之间的关系.所获得的结果能够为新型栅介质材料的选取提供依据.     

Theoretical study of the SiO2/Si interface and its effect on energy band profile and MOSFET gate tunneling current

Two SiO_2/Si interface structures,which are described by the double bonded model(DBM) and the bridge oxygen model(BOM),have been theoretically studied via first-principle calculations.First-principle simulations demonstrate that the width of the transition region for the interface structure described by DBM is larger than that for the interface structure described by BOM.Such a difference will result in a difference in the gate leakage current. Tunneling current calculation demonstrates that the SiO_2/Si...     

Modeling of Gate Tunneling Current for Nanoscale MOSFETs with High-k Gate Stacks

介绍了一种纳米MOSFET(场效应管)栅电流的统一模型,该模型基于Schrodinger-Poisson方程自洽全量子数值解,特别适用于高k栅介质和多层高k栅介质纳米MOSFET.运用该方法计算了各种结构和材料高k介质的MOSFET栅极电流,并对pMOSFET和nMOSFET高k栅结构进行了分析比较.模拟得出栅极电流与实验结果符合,而得出的优化氮含量有待实验证实.     

基于氧化铪的高k栅介质纳米MOSFET栅电流模型

运用一种全量子模型研究基于氧化铪的高k栅介质纳米MOSFET栅电流,该方法特别适用于高k栅介质纳米MOS器件,还能用于多层高k栅介质纳米MOS器件。使用该方法研究了基于氧化铪高k介质氮含量等元素对栅极电流的影响。结果显示,为最大限度减少MOS器件的栅电流,需要优化介质中氮含量、铝含量。     

OC门限流电路在串励电机控制中的研究

针对传统的以霍尔加磁环对电机电流进行检测再保护的电流限制的方法,提出了0C门硬件限流电路,该电路突破了传统的思路,不对电流进行采样,直接通过硬件电路对电机电流进行限州保护,即以设定的最大电流通过开关管所产生的压降作为0C门电路的参考值,以实际电流通过开关管所产生的压降作为比较值与参考值进行比较。当实际电流大于设定的最大电流时,0C门电路的输出关闭驱动开关管的控制电路,从而关断开关管,反之,当实际电流小于最大电流时,开关管正常工作,从而实现了对过电流进行快速的限制保护,确保了保护电路中的电流不会超过设定的最大电流。应用结果表明,该电路具有响应时间短,控制精度高,成本低等特点。所以其具有较高的应用推广价值。     

Modeling and estimation of edge direct tunneling current for nanoscale metal gate (Hf/AlNx) symmetric double gate MOSFET

This paper present, the modeling and estimation of edge direct tunneling current of metal gate (Hf/AlN_x) symmetric double gate MOSFET with an intrinsic silicon channel. To model this leakage current, we use the surface potential model obtained from 2D analytical potential model for double gate MOSFET. The surface potential model is used to evaluate the electric field across the insulator layer hence edge direct tunneling current. Further, we have modeled and estimated the edge direct tunneling leakage current for high-k dielectric. In this paper, from our analysis, it is found that dual metal gate (Hf/AlN_x) material offer the optimum leakage currents and improve the performance of the device. This feature of the device can be utilized in low power and high performance circuits and systems.     

Preparation of a new gate dielectric material HfTiON film

A new gate dielectric material HfTiON is deposited by reactive co-sputtering of Hf and Ti targets in N2/O2 ambient, followed by annealing in N2 at 600 ℃ and 800 ℃ respectively for 2 min. Capacitance-voltage and gate-leakage properties are characterized and compared for different anneal conditions. The results indicate that the sample annealed at 800 ℃ exhibits lower interface-state and oxide-charge densities, and better device reliability. This is attributed to the fact that the rapid thermal annealing at the higher temperature of 800 ℃ can effectively remove the damage-induced precipitation, forming a hardened dielectric/Si interface with high reliability.