MD5算法的FPGA实现

文章首先对数字签名算法MD5的流程和应用作了简要介绍,然后详细阐述了用FPGA对MD5算法的硬件设计,给出了FPGA设计的整体结构示意图。     

基于FPGA同步电路的实现

同步是通信系统中一个重要的问题.在数字通信中,除了要获取相千载波的载波同步外,位同步的提取是更为重要的一个环节.介绍了一种基于FPGA同步电路的实现而提出一种数字锁相环的位同步提取电路的方案,并已成功地用FPGA器件实现了此方案.此时钟提取电路可以快速、准确地对串行输入信码进行位同步时钟的提取,即使输入码流中有毛刺现象...     

5G NR同步检测算法设计

5G终端必须通过gNB接入网络,这样才能正常的利用通信网络传送数据,因此必须进行小区搜索。小区搜索指利用无线终端搜索,获取小区所在的下行方向上的频率和时间的同步,并对小区的识别号进行搜索检测的过程。文中主要对5G NR 进行了深入探索与研究,解析了其所进行的下行同步这一过程,其中着重分析了5G NR 同步信号的构成和搜索过程,并在前一项的工作基础上实现了 5G NR 同步检测算法设计。由此可知,在5G NR下行信道同步过程中,CDL信道模型相较于TDL信道模型具有更好的性能。     

突发OFDM系统中同步算法的FPGA实现

根据突发OFDM系统的特点,提出了一种具有实用价值的同步实现方法。具体分析了突发OFDM系统中利用PN序列联合实现符号定时同步和小数频偏同步的算法,并阐述基于FPGA的实现过程。由Verilog HDL语言描述的同步模块由复数乘法模块,求和累加模块,比较判断模块和CORDIC模块等构成。系统采用Xilinx ISE 10.1来完成开发,同时给出了其在ModelSim SE 6.2b下的仿真结果,结果表明该方案是完全可行的。     

地面数字电视符号与载波同步的FPGA实现

提出一种基于中国数字电视国标系统接收机的低复杂度同步模块实现结构.通过联合进行符号同步与载波同步,有效减少了载波偏差对符号同步的干扰.FPGA的仿真和综合结果表明,该结构在满足国标系统同步功能要求的基础上,可以用较少的资源实现载波同步和符号同步.     

光纤通道适配器FPGA设计与实现

提出并设计了一种基于现场可编程逻辑门阵列(FPGA)器件的光纤通道适配器.在分析光纤通道帧和信令协议的基础上,研究了光纤通道适配器的体系结构和工作原理,提出了在FPGA器件上采用可编程片上系统(SOPC)方法实现光纤通道适配器的设计方案,最后完成了光纤通道接口逻辑的功能验证.     

基于FPGA的MD5算法设计与实现

MD5算法在网络安全的诸多方面都得到广泛的应用,在一些特殊场合要求计算具有高处理速度、低资源占用率的特点。文中首先介绍了MD5算法的发展历程和算法原理,然后描述了该算法在FPGA上实现的整体架构,分析了其各模块的功能,最后给出了基于Altera公司Stratix Ⅱ GX系列FPGA的实现结果。通过实验结果可以看出基于FPGA的MD5算法实现具有较高的处理速度和较少的资源占用,并可对设计进行适当修改来实现其它的摘要算法,具有一定的实用价值。     

基于FPGA的OFDM符号同步设计及实现

正交频分复用（OFDM,Orthogonal Frequency Division Multiplex）技术作为未来移动通信系统的关键技术而成为当今无线通信领域的研究热点。但OFDM技术对频偏、定时和相位噪声敏感,较小的同步偏差即会导致系统的误码性能恶化,甚至通信失效。提出一种具有实用价值的符号同步简化算法,并详细阐述基于现场可编程门阵列（FPGA）的实现过程。仿真结果表明：该电路有较高的同步精度,通过量化及制定门限值等简化方法可有效减少对芯片资源的占用,节省传输带宽。     

5G 功放DPD 的FPGA 宽带实现及自动优化

5G 宽带功放数字预失真器(DPD)的FPGA 实现过程中,常遇到数字处理带宽不够和资源有限问题,对 此,文中提出一种基于双路并行数据流的数字预失真带宽扩展方法和基于Zynq Ultrascale+ MPSoC 的自动化模型优化 验证方法,可快速实现对5G 宽带功放线性化方案的优化。使用该并行处理结构的数字预失真器,克服了数字电路最 大时钟频率造成的对FPGA 线性化带宽的限制,使得数字预失真电路在每个时钟周期内可以处理更多的数据,不仅有 效地增加了数字处理带宽,而且降低了DPD 的功耗。然而,这种带宽增加以消耗更多硬件资源为代价,对此,文中同时 提出了对预失真非线性模型的在线自动优化方法,以简化非线性模型、降低DPD 的硬件资源开销。最后,在Zynq Ultrascale+ FPGA 实验平台上实现了具有两路并行数据处理的I-MSA 自优化数字预失真电路,采用100 MHz 的5G 新无 线电(NR)信号在2. 6 GHz 功率放大器上进行线性化实验验证,获得了满意的预失真性能,验证了所提方法的有效性。     

CDMA下行同步算法设计与FPGA实现

针对CDMA下行同步快速高效的要求,设计FFT快速相关算法,实现了FPGA快速同步.详细分析了基于FFT的下行同步算法及其参数的确定,给出实现该算法的模块图和各模块基于Verilog的程序实现,并进行了基于ModelSim的程序仿真,将其结果和MATLAB仿真结果进行对比验证.最后以FPGA Stratix Ⅱ芯片为硬件平台进行板级调试,结果表明该同步算法稳定可靠.     

QPSK载波同步算法研究及FPGA实现

研究了基于工程应用的四相松尾环实现QPSK载波恢复算法、并分析了噪声对该算法的影响及该算法在FPGA上的实现.通过对锁相环分析,详细介绍了松尾环和环路滤波器的工作原理,并分别给出了System Generator的实现方法.实验结果表明使用松尾环能够在小信噪比情况下很好的实现载波同步,并且该种算法还能很容易的推广到MPSK载波恢复环路中.     

基于IEEE802.11a OFDM同步算法的FPGA实现

同步是OFDM系统中至关重要的一个环节,目前已有很多针对OFDM系统的同步算法,大致可以分为3类:基于嵌入符号中的导频、基于前导序列和基于循环前缀。提出了具体针对IEEE802.11a帧结构的同步算法(包括时间定时和频偏估计及纠正)。详细阐述了该算法各个模块FPGA的具体实现,具有复杂度低,便于工程实现的特点。     

基于FPGA的AES算法的实现

介绍了高级加密标准( AES,Advanced Encryption Standard)算法的原理,设计了一个能够实现初始密钥128位、192位和256位可选的AES加解密算法系统,以适应多种使用环境.实验结果表明了基于现场可编程门阵列(FPGA)可编程逻辑器件的实现方法提供了并行处理能力,达到设计所要求的处理性能基准.整个设计具有很强的实用性,运行稳定,且效果良好,可以被广泛应用于网络,文件等安全系统.     

一种多体制通信时间同步算法及其FPGA实现

基于新一代无线通信统一平台,本文提出了一种适用于多种通信体制的时间同步算法.该算法由帧同步和位同步组成,帧同步和位同步都利用同步序列实现,只需要改变本地同步序列就可以应用于不同的通信体制.仿真结果证明,该算法是可行而且有效的,可以满足平台对时间同步算法性能、复杂读和兼容性等各方面的需求.     

2.5GCPOS FPGA设计关键技术研究与实现

随着网络规模的扩大和用户需求的增加,大客户的概念有所扩展,总部-分支的网络应用越来越广。采用何种接入技术,降低组网、维护成本,满足客户实际需求是当前网络建设的焦点。通过对CPOS网络的架构的研究,提出2.5 G CPOS网络FPGA设计的总体方案,重点突破2.5 G CPOS网络的接入、解析、通道化处理等关键技术的研究和实现,并选用Altera公司的FPGA芯片进行设计实现,加载到FPGA芯片用QUARTUS II信号采集工具Signaltap进行采样验证。