用8位乘法指令实现更多位数的快速乘法运算

HD64180是一种高性能高集成度的8位微处理器,芯片内具有存贮器管理、DMA控制器、串行口、定时器等资源,是Z80系列微机的加强型芯片,采用它设计的加强型STD总线系列CPU板在国内8位机用户中广泛采用。HD64180与Z80CPU指令兼容并增加了12条指令,其中包括一条8位乘法指令,但8位×8位乘法在很多情况下仍难于满足用户需求,本文以16位×16位乘法运算为例讨论利用8位乘法指令实现更多位乘法运算的方法,它比起移位相加等其它方法都快得多。     

无移位操作的快速comb乘法算法

有限域GF(2n)上乘法运算是影响GF(2n)上椭圆曲线密码实现效率的关键运算之一.基于窗口技术的comb乘法算法,被认为是目前有限域GF(2n)上乘法运算最快的算法之一.但是,它仍然使用了移位操作,而移位操作恰好又是域GF(2n)乘法运算中很耗时的操作.提出并实现了一种新的基于窗口技术的快速comb乘法算法,该算法避免了移位操作,且不增加异或运算次数.理论分析和实验结果表明,新算法有很好的实现效率,适合于有限域GF(2n)上椭圆曲线密码算法的软件实现.     

快速实现数字签名的宏观加模算法

提出一种宏观累加模的快速模幂乘的算法,将乘法运算和求模运算转换成简单的移位运算和加法运算,从而避免了求模运算和减少大数相乘次数。实验表明,本算法可以用接近n/2次n-bit的加法运算即可实现A×BmodN运算,在宏观上看,计算C=me要比Montgomery等算法快2倍。     

两个长数字串的全乘快速算法

用传统的乘法,对两个长数字串相乘,尤其是借助于计算机执行运算,决不是快速的算法.两个长度为N的数字串相乘,被乘数将依次与乘数的每一个数字位作捷乘,共需N~2个操作.然而,在本文所介绍的方法中,读者将看到,对于长度为N的数字串的所有算术运算,实际上其操作数将≤N×Log N×Log Log N个数进行.本文所介绍的方法是:将乘法看作为乘数与被乘数的卷积运算,然后进行快速付里叶变换(FFT),使卷积运算变为点乘运算,最后再实施逆FFT变换,得到相乘的结果.例如比较以下两个数:234×567的两种相乘方法.     

基于DNA下推自动机二进制减法和乘法的实现

提出了基于DNA下推自动机二进制减法和乘法的实现方法.一位二进制借位减法,是通过预先构造好的DNA下推自动机模型在一个试管中以该模型的运行方式自动完成运算.m位二进制借位减法,是在一位二进制减法的基础上,按照从低位到高位的顺序,将低位产生的借位作为高位试管操作巾的输入符号串,从而完成高位的减法运算.两位二进制乘法中包含移位和加法操作,在两个试管中分别设计好DNA下推自动机模型,分别完成被乘数与乘数各位的移位操作,同时结合相应的生物操作,将其作为另一个试管加法操作中的输入符号串,则加法操作中产牛的结果即为所求.在此基础上,m位二进制乘法可通过移位操作的并行性和加法操作的串行性来完成运算.这些实现方法为DNA下推自动机实现基本的算术运算提供了比较完整的运算机制.     

80386高性能32位微处理机原理与应用

2.基本结构 2.1简介 80386是由一个中央处理部件、一个存贮管理部件和一个总线接口组成的。中央处理部件由执行单元和指令单元两部分组成。执行单元包含8个32位的通用寄存流,这些寄存器既可用于地址计算和数据操作,也可构成64位的桶式移位器以加快移位、循环移位、乘法和除法的运算速度。乘法和除法逻辑应用每循环一位的算法。当乘数中的最高有效位为零时,便停止运算。这样普通的32位乘法就可在1微秒内完成。指令单元则可完     

基于SIMD部件的四倍精度浮点乘加器设计

如何减少四倍精度浮点运算的硬件开销和延迟是需要解决的重要问题。为减少四倍精度乘加器的硬件开销,基于支持64位×4的双精度浮点SIMD FMA部件,设计并实现了一种新的四倍精度浮点乘加器(QPFMA),来支持4种浮点乘加运算和乘法、加减法、比较运算,运算延迟为7拍。通过将四倍精度113位×113位尾数乘法器分解为4个57位×57位乘法器来共享双精度浮点SIMD FMA部件的53位×53位乘法器,显著减少了实现QPFMA的硬件开销。基于65nm工艺的逻辑综合结果表明,该QPFMA频率可达1.1GHz,面积是常规QPFMA设计的42.71％,仅与一个双精度浮点乘加器相当。与现有的QPFMA设计相比,相当工艺和频率下,其运算延迟减少了3拍,门数减少了65.96％。     

基于流水线重构技术的16×16位乘加器的设计

比较了几种16×16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16×16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性.     

一种嵌入于微处理器的8位乘加器的设计

给出了一种嵌入于微处理器,8bit×8bit+20bit并行MAC单元的设计;该设计可完成8bit整数或序数的乘法或乘加运算,具有整数乘加运算的饱和检测和饱和处理功能;设计中采用了一种新型Booth编码方法;对部分积压缩阵列进行了优化,将累加值作为一个部分积参与部分积压缩阵列的累加运算,节省了一级超前进位加法器;压缩阵列采用了一种新型4∶2压缩器,进一步缩短了延时,节省了面积。     

浮点计算系统的高速乘法及其线路

Ⅰ.前言为了提高浮点计算系统中的运算速度,特别是乘法的运算速度,我们设计了三种特别的高速线路,即检测器、移位器和加法器。在乘法运算时检测器能指出被乘数应移多少位,移位器在一次操作中能把一个字的信息移几位,     

H.264中插补算法的VLSI设计与实现

提出了H.264标准中插补运算的硬件设计方法。对亮度1/2像素插补,采用易于硬件实现的4抽头滤波器取代6抽头滤波器;对色度1/8像素的插补,利用移位器和加法器实现了乘法运算。提出一种可重用的基于4×4块的插补流水线结构。     

全CPLAs16×16位快速乘法器的设计

本文给出了一个16×16位快速补码乘法器的设计方案。这个乘法器中的部份积采用SD数表示形式和SD数的加法算法;部件全部采用高速、低功耗的CPLA作为基本元件、并给出了由CPLA构成的全并行加法器T.P.A.的逻辑设计;结构上采用由T.P.A.组成的加法二叉树。这类乘法器的一次乘法时间是比例于log_2n,是O(log_2n)级乘法器,它的一次乘法时间可期望在120ns以下。     

具有16位CPU的先进8位单片机8098／8398

英特尔公司MCS—96系列单片机是一种16位的微型控制器,它由很多品种组成。这种单片机是为高速控制功能而设计的。8×98单片机专门用在那些需要16位单片机的运算,但又受到外部8位总线限制的场合。8×98采用英特尔公司HMOS—Ⅲ工艺制造。 8×98的CPU支持位,字节和字操作。指令中的子集支持32位双字操作。当输入频率为     

150-AP浮点乘法器的设计

本文主要介绍150-AP浮点乘法器的设计特点:采用4位×4位的乘法组件,该组件每4位相乘得到8位乘积,然后用进位存储加法树方案来实现部分积的累加;该乘法器的结构简单,层次少,乘法全过程为2个时间节拍(每节拍143 ns);该乘法器采用流水工作方式,每拍可产生一个乘法结果。文中还对一些相关性很强的可以自身链结成闭环流水操作的指令,作了特殊安排,提高了乘法效率。     

ARMA MICRO空用计算机

ARMA MICRO计算机,是一台串行二进制存貯程序计算机。计算速度为36000次操作/秒,字长22位。加减法,包括存取时同在内,需要27×10~(-6)秒;乘法,135×10~(-6)秒;除法,324×10~(-6)秒;平方根视精度要求而定,最长可达584×10~(-6)秒。虽然是一台串行机,但是却由于采用并行存取,由于应用了节省机器设备的特殊算法,使乘、除、平方根的处理近似平行处理,计算速度得到提高。此外,由于加、减、乘、除和平方根等操作可以同时进行,也     

H.264/AVC中1/4精度内插算法的硬件设计与实现

为了快速地进行H.264/AVC中1/4精度像素内插,提出并实现了一种适用于H.264中1/4像素精度的内插算法的硬件设计。其中对亮度分量,设计了一种将2维滤波转换为1维滤波,4个滤波器并行处理,同时采用流水线技术和用移位加代替乘法运算的硬件架构;对色度分量,用移位加代替乘法运算进行1/8像素精度的内插。实践表明,此架构可满足标清及高清要求,且速度快,面积小。     

基于量子傅里叶变换算法的量子乘法器

乘法运算是许多量子算法中的基本运算之一.为了实现量子乘法运算并且尽可能少地使用辅助量子比特,提出了一种基于量子傅里叶变换算法的量子乘法器.在量子傅里叶加法电路基础上,设计了量子移位电路,并实现了两个n位二进制无符号数相乘的量子电路,其时间复杂度为O(n3).使用IBM提供的开源量子计算工具包Qiskit分别验证了两个2...     

TTL中规模集成电路及其应用 第五讲

<正> (二)寄存器和移位寄存器寄存器是计算机的一个重要部件,用于暂存参加运算的数、运算结果、指令等,为了寄存信息,它必然是由有记忆功能的触发器所组成,此外还要有一些接收数据的控翩门,使寄存器各触发器在同一个接收命令作用下接收信息。在计算机中常常要求寄存器有“移位”功能。例如,进行乘法运算时要将部分积右移,除法运算时则要把余数左移。将并行传送的数转换成串行传送的数     

二进制K位除法

实现K位一除,关键是选择每拍应加(减)除数的倍数,使得余数的绝对值足够小,确保整个除法过程收敛。 两个n位(不包括符号位)长的二进制数相除,需做(n 1)/K拍加(减)操作,取得n 1位商(第一位为符号位)。我们对任意第i(i=1,2,…,(n 1)/K)拍操作进行讨论,导出K位除法的运算及上商规则。     

基于改进的BOOTH编码的高速32×32位并行乘法器设计

采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中。