应用于片上系统中低功耗IP核设计的自适应门控时钟技术

门控时钟技术一直以来是降低芯片动态功耗的有效方法.文章结合片上系统(SoC)的结构特性和设计特点,分析已有的各种门控时钟技术的优缺点,指出这些缺点是SoC设计中的严重障碍,随后抽象出IP核工作模型,提出了仅用非常简单的逻辑就可以方便应用于IP核的自适应门控时钟技术.这种技术在不影响性能的前提下,可以根据IP核的应用状况自动开关时钟,不但可以降低动态功耗,还可以结合门控电源技术降低漏电功耗.对一款真实SoC中浮点IP核的改造实验表明,在不降低性能的前提下,可以平均降低62.2%的动态功耗,同时理论上平均降低70.9%的漏电功耗.     

SoC设计中的时钟低功耗技术

针对时钟网络在SoC芯片中的作用和时钟网络自身的特点,研究并实现3种时钟低功耗技术,包括在系统级采用动态时钟管理技术动态地关断和配置芯片内各模块的时钟,在逻辑综合时基于功耗优化工具Power Compiler插入门控时钟单元,在时钟树综合时以时钟树规模为目标进行低功耗时钟树综合。在音视频解码芯片的设计中采用以上3种技术,结果表明其功耗优化效果明显。     

数字集成电路门控时钟可靠性研究

在超大规模集成电路设计中,门控时钟技术是最常采用的低功耗设计技术。然而,由于时钟信号的特殊性和敏感性,门控时钟设计极容易造成功能错误、时序恶化和测试覆盖率降低,针对这三方面的风险,提出多种门控时钟的优化技术,包括异步门控时钟的检查和排除、可测性设计中的门控时钟优化技术和门控时钟设计中的时序优化技术,确保在数字集成电路设计过程中门控时钟设计在降低功耗收益最大化的同时,能够规避设计风险,提升电路可靠性。     

片上实时功耗监控与估测的分析设计

为了给操作系统提供实时的芯片热点和功耗统计信息,以便进行快速、准确的实时功耗管理,基于龙芯2号处理器核,提出一个基于门控时钟统计的实时功耗监控系统.通过记录处理器门控时钟的翻转信息来获得芯片热点分布状态,并使用在芯片设计流程中由门级网表仿真而建立的功耗模型进行硬件计算,最终获得向操作系统提供的实时功耗数据.文中提出的实时功耗监控系统具有硬件集成、结构无关、快速、自身开销小、对处理器性能影响小、准确性高等优点.实验结果表明,将该实时功耗监控系统应用在FPGA平台上的功耗估测速度比传统仿真速度提高近40倍,精确度与Synosys公司的EDA工具测量相比可以保持在5%以内.     

微处理器中异步FIFO的一种优化方法

在VLSI电路设计中,一个系统包含了多个时钟域,如何在这些不同的时钟域之间传递数据成了一个重要问题;在微处理器总线接口等多时钟系统中,采用异步FIFO传递数据是一种安全高效的方法,提出了一种优化的异步FIFO设计,以异步的方式产生标志信号,根据排队论确定最优的FIFO深度,并引入门控时钟技术降低了动态功耗;与其它设计相比,电路结构简单,在面积和功耗方面得到了改善,可以广泛在嵌入式微处理器中使用。     

可重配置处理器的体系结构级功耗模型与分析

按照可重配置处理器的体系结构建立并实现功耗模型;模型对处理器的电路级特性进行抽象,基于体系结构级属性和工艺参数进行静态峰值功耗估算,基于性能模拟器进行动态功耗统计,并实现三种条件时钟下的门控技术;可重配置处理器与超标量通用微处理器相比,在性能方面获得的平均加速比为3.59,而在功耗方面的平均增长率仅为1.48;通过实验还说明采用简单的CC1门控技术能有效地降低可重配置系统的功耗和硬件复杂度;该模型为可重配置处理器低功耗设计和编译器级低功耗优化研究奠定了基础。     

功率门控技术中的分簇算法和控制电路

在当前的CMOS集成电路设计中,利用功率门控技术来降低静态功耗已经成为一种趋势.功率门控技术中,对电路进行分簇的算法和用来生成门控信号的控制电路是主要的设计部分.采用基于门的最大电流进行分簇的BOIG(Based on IMAX of Gate)算法和基于时间的功率门控控制电路,对ISCAS85系列的C432电路和ISCAS89系列的S1238电路进行了功率门控,并在性能、功耗和面积等方面进行了分析.结果表明,在满足性能的要求下,功耗降低了80%以上,面积有所增加.     

专为可编程逻辑设计师提供的节能方案

随着政府实行更为严格的功耗规定,如何进一步降低待机功耗成为工程师设计过程中需要考虑的一个重要因素。现代可编程逻辑器件动态电流要求极低,并能在集成了一个低成本晶振后实现门控时钟网络,对降低电子产品的系统功耗有很大的使用价值。     

龙芯3号多核处理器的低功耗测试技术

龙芯3号是一款低功耗处理器芯片,要求测试时保持较低功耗.为了解决低功耗测试的问题,对龙芯3号测试功耗进行了细致分析,提出一套考虑测试时间和测试开销的低功耗测试方案,并对整套方案中的各种技术在功耗、面积、时延以及测试时间等方面进行了详细分析.针对龙芯3号测试功耗主要消耗在逻辑电路的翻转和测试时钟网络上的特点,采用IP级测试分割技术减少逻辑电路和时钟网络的翻转;采用门控时钟对局部扫描触发器进行控制减少单核扫描捕获期间的逻辑翻转,并采用了阻隔门技术、不关心位(X位)填充技术减少单核扫描移位的逻辑翻转.实验结果表明,龙芯3号4核处理器达到了预定小于15W的测试平均功耗需求,单个IP核最大平均功耗降低为6W左右,约是正常功能平均功耗的40%,有效地保证了芯片的测试质量.     

AES加密算法的高速低功耗ASIC设计

本文提出了一个AES加密算法的高速低功耗ASIC设计方案,使用Synopsvs设计流程和VeriSilicon 0.18μm CMOS工艺,实现了最高工作频率410MHz,数据吞吐率5.23Gbps,功耗为58 mW.采用改进算法(T盒算法),将轮变换操作中的不同步骤合并为一组表的查询,有效降低了关键时序路径的传输延迟,并通过动态功耗管理和门控时钟等低功耗设计方法有效地降低了功耗.     

Power-efficient dual-edge implicit pulse-triggered flip-flop with an embedded clock-gating scheme

A novel dual-edge implicit pulse-triggered flip-flop with an embedded clock-gating scheme (DIFF-CGS) is proposed, which employs a transmission-gate-logic (TGL) based clock-gating scheme in the pulse generation stage. This scheme conditionally disables the inverter chain when the input data are kept unchanged, so redundant transitions of delayed clock signals and internal nodes of the latch are all eliminated, leading to low power efficiency. Based on SMIC 65 nm technology, extensive post-layout simulation results show that the proposed DIFF-CGS gains an improvement of 41.39% to 56.21% in terms of power consumption, compared with its counterparts at 10% data-switching activity. Also, full-swing operations in both implicit pulse generation and the static latch improve the robustness of the design. Thus, DIFF-CGS is suitable for low-power applications in very-large-scale integration (VLSI) designs with low data-switching activities.     

基于加权数据通路的RTL级低功耗SoC设计

低功耗是SoC设计与评估的重要技术指标之一,现利用加权数据通路,提出一种新的低功耗SoC设计方法。该算法首先利用程序切片技术提取RTL级数据通路,然后采用贝叶斯网络训练获得各数据通路的权重(使用频率),以形成加权数据通路,最后根据各路径权值控制门控信号的产生,对权值小的通路优先插入门控逻辑或合并门控逻辑,从而有效降低系统功耗。实验结果表明,该算法与已有ODC低功耗算法相比功耗平均下降8. 38%,面积开销平均减少6.8%,同时数据通路的简化也使得算法计算负荷大幅下降。     

4级灰度STN LCD驱动控制芯片的设计

提出了一种4级灰度的STNLCD驱动控制芯片的总体设计方案,重点讨论了关键模块——接口电路、SRAM模块、显示控制电路以及电源电路的设计。在实现多种显示功能的前提下,采用省电模式、门控时钟和重定时方法进行了低功耗优化设计。基于SMIC0．35umCMOS高压模型对驱动控制芯片的功能进行了仿真验证。     

多核处理器降低功耗技术综述

随着芯片集成度越来越高,处理器功耗已经和性能、时钟频率、芯片尺寸共同成为衡量一个处理器优劣的最主要标准。传统的降低功耗的技术都是针对功耗本身,即动态消耗和静态消耗,针对动态消耗的有多元供能电压技术（Multiple Supply Voltage）、动态电压调节技术（Dynamic Voltage Scaling）和基于时钟信号的技术,针对静态消耗的有通道长度调整技术（Channel Length Scaling）、寄存器锁存技术和能量选通技术（Power Gating）。近两年从处理器结构和算法角度思考降低功耗逐渐成为热点,在未来一段时间将成为研究的主要方向。     

Power-aware microarchitecture: design and modeling challenges fornext-generation microprocessors

The ability to estimate power consumption during early-stage definition and trade-off studies is a key new methodology enhancement. Opportunities for saving power can be exposed via microarchitecture-level modeling, particularly through clock-gating and dynamic adaptation. In this paper we describe the approach of using energy-enabled performance simulators in early design. We examine some of the emerging paradigms in processor design and comment on their inherent power-performance characteristics     

Physical Implementation of the Eight-Core Godson-3B Microprocessor

The Godson-3B processor is a powerful processor designed for high performance servers including Dawning Servers.It offers significantly improved performance over previous Godson-3 series CPUs by incorporating eight CPU cores and vector computing units.It contains 582.6 M transistors within 300 mm2 area in 65 nm technology and is implemented in parallel with full hierarchical design flows.In Godson-3B,advanced clock distribution mechanisms including GALS (Globally Asynchronous Locally Synchronous) and clock mesh are adopted to obtain an OCV tolerable clock network.Custom-designed de-skew modules are also implemented to afford further latency balance after fabrication.The power reduction of Godson-3B is maintained by MLMM (Multi Level Multi Mode) clock gating and multi-threshold-voltage cells substitution schemes.The highest frequency of Godson-3B is 1.05 GHz and the peak performance is 128 GFlops (double-precision) or 256 GFlops (single-precision) with 40 W power consumption.     

一种高效的低功耗取指与预解码单元的设计

在数字信号处理芯片中，取指单元的效率对芯片性能有非常大的影响，提出一种新的并行处理结构以及门控时钟电路，讨论这些结构的优点，并提出几种优化方法，在提高效率的同时，极大降低了功耗开销．     

利用新型的电源屏蔽实现方法降低测试功耗

为了削减芯片在测试过程中由于测试向量移入/移出所导致的静态功耗和动态功耗,提出一种电源屏蔽实现方法.在后端设计布局阶段,首先以时钟门控单元为参考点将触发器聚类摆放,以实现时序逻辑与组合逻辑在物理上的隔离;然后引入屏蔽单元对电源网络进行修改,最终解决扫描触发器与组合逻辑异构供电的难题.针对龙芯3号浮点乘积模块的实验结果表明,采用该方法可以节省45%的测试功耗,面积稍有增加,而对性能和测试覆盖率几乎没有影响,并且可以容易地嵌入目前的主流设计方法中.